JPH10241983A - 平面インダクタ素子とその製造方法 - Google Patents
平面インダクタ素子とその製造方法Info
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- JPH10241983A JPH10241983A JP4223197A JP4223197A JPH10241983A JP H10241983 A JPH10241983 A JP H10241983A JP 4223197 A JP4223197 A JP 4223197A JP 4223197 A JP4223197 A JP 4223197A JP H10241983 A JPH10241983 A JP H10241983A
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Abstract
(57)【要約】
【課題】 基板上にメッキ法により平面インダクタ素子
を形成する場合、レジスト膜厚に実用上の露光限界があ
るため、メッキ導体膜の膜厚に限界があり、コイルの低
抵抗化に制約が生じる。 【解決手段】 露光現像して形成した第１のレジストパ
ターン２４を用い、第１の導体膜２６をメッキ法により
形成する。その後、露光現像して形成した第２のレジス
トパターン３４を用い、第２の導体膜３６をメッキ法に
より第１の導体膜２６上に形成する。
を形成する場合、レジスト膜厚に実用上の露光限界があ
るため、メッキ導体膜の膜厚に限界があり、コイルの低
抵抗化に制約が生じる。 【解決手段】 露光現像して形成した第１のレジストパ
ターン２４を用い、第１の導体膜２６をメッキ法により
形成する。その後、露光現像して形成した第２のレジス
トパターン３４を用い、第２の導体膜３６をメッキ法に
より第１の導体膜２６上に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、平面インダクタ素
子とその製造方法に関し、特にコイル導体膜に使用され
るものである。
子とその製造方法に関し、特にコイル導体膜に使用され
るものである。
【０００２】
【従来の技術】パワー用の平面インダクタ素子には、電
気特性としてコイル直流抵抗が低いことが要求されてい
る。そのため、フォトリソグラフィ技術とメッキ技術を
用いて、膜厚の厚いメッキ導体膜コイルを形成してい
る。
気特性としてコイル直流抵抗が低いことが要求されてい
る。そのため、フォトリソグラフィ技術とメッキ技術を
用いて、膜厚の厚いメッキ導体膜コイルを形成してい
る。
【０００３】図７は、従来の平面インダクタ素子の製造
方法を示す。また、図８は、平面インダクタ素子の上面
図である。図７は、図８に示したＡＡ’線における断面
図である。
方法を示す。また、図８は、平面インダクタ素子の上面
図である。図７は、図８に示したＡＡ’線における断面
図である。
【０００４】基板１０上に下部磁性膜１１、絶縁膜１
２、及びメッキ電極用導体膜１３が順次形成される。続
いて、レジスト１４を塗布し、フォトリソグラフィ技術
を用いてレジストパターンを形成する。図７（ａ）は、
この段階におけるインダクタ素子の断面を示す。レジス
トパターンのレジスト１４の厚さｔＲは例えば５５μｍ
であり、その幅ｗＲは例えば６０μｍである。また、レ
ジスト１４間のスペース部１５の幅ｗＭは例えば６０μ
ｍである。
２、及びメッキ電極用導体膜１３が順次形成される。続
いて、レジスト１４を塗布し、フォトリソグラフィ技術
を用いてレジストパターンを形成する。図７（ａ）は、
この段階におけるインダクタ素子の断面を示す。レジス
トパターンのレジスト１４の厚さｔＲは例えば５５μｍ
であり、その幅ｗＲは例えば６０μｍである。また、レ
ジスト１４間のスペース部１５の幅ｗＭは例えば６０μ
ｍである。
【０００５】次に、電気メッキ技術を用いて、レジスト
間のスペース部１５にメッキ導体膜１６を形成する。メ
ッキ導体膜１６の厚さｔＭは例えば５０μｍである。メ
ッキ導体膜１６には低抵抗の材料であるＣｕを用いる。
メッキ導体膜１６によりコイルが形成される。図７
（ｂ）は、この段階におけるインダクタ素子の断面を示
す。
間のスペース部１５にメッキ導体膜１６を形成する。メ
ッキ導体膜１６の厚さｔＭは例えば５０μｍである。メ
ッキ導体膜１６には低抵抗の材料であるＣｕを用いる。
メッキ導体膜１６によりコイルが形成される。図７
（ｂ）は、この段階におけるインダクタ素子の断面を示
す。
【０００６】その後、レジスト１４を除去する。さらに
メッキ電極用導体膜１３の露出された部分を除去する。
図７（ｃ）は、この段階におけるインダクタ素子の断面
を示す。
メッキ電極用導体膜１３の露出された部分を除去する。
図７（ｃ）は、この段階におけるインダクタ素子の断面
を示す。
【０００７】次に、メッキ導体膜間のスペース部１７に
絶縁材料であるポリイミド樹脂１８を充填する。ポリイ
ミド樹脂１８は、メッキ導体膜１６の上部をも覆う。さ
らに、ポリイミド樹脂１８上に上部磁性膜１９を形成す
る。図７（ｄ）は、この段階におけるインダクタ素子の
断面を示す。このようにして、コイルの上下を磁性膜で
挟み込んだ平面インダクタ素子が形成される。
絶縁材料であるポリイミド樹脂１８を充填する。ポリイ
ミド樹脂１８は、メッキ導体膜１６の上部をも覆う。さ
らに、ポリイミド樹脂１８上に上部磁性膜１９を形成す
る。図７（ｄ）は、この段階におけるインダクタ素子の
断面を示す。このようにして、コイルの上下を磁性膜で
挟み込んだ平面インダクタ素子が形成される。
【０００８】
【発明が解決しようとする課題】上述の従来例におい
て、メッキ導体膜１６の膜厚ｔＭは、メッキ導体膜の形
状や高さを制御するため、レジスト１４の膜厚ｔＲ以
下、すなわちｔＭ＜ｔＲとする必要がある。さらに、レ
ジスト膜厚ｔＲには、実用上の露光限界があり、数１０
μｍ以下でなければならない。そのため、メッキ導体膜
１６の膜厚を増やしてコイルの抵抗を低くすることには
制約が生じる。
て、メッキ導体膜１６の膜厚ｔＭは、メッキ導体膜の形
状や高さを制御するため、レジスト１４の膜厚ｔＲ以
下、すなわちｔＭ＜ｔＲとする必要がある。さらに、レ
ジスト膜厚ｔＲには、実用上の露光限界があり、数１０
μｍ以下でなければならない。そのため、メッキ導体膜
１６の膜厚を増やしてコイルの抵抗を低くすることには
制約が生じる。
【０００９】また、コイルの低抵抗化のために、メッキ
導体膜１６の幅ｗＭを大きくすることも考えられる。し
かし、素子のチップサイズが大きくなり、コストが上昇
する。また、メッキ導体膜の幅ｗＭを大きくし、素子の
チップサイズを小さくするためにメッキ導体膜間のスペ
ースの幅ｗＲを小さくすると、メッキ導体膜間のスペー
ス部１７のアスペクト比が大きくなり、ポリイミド樹脂
１８の充填が困難となる。本発明は、上記課題に鑑みて
なされたもので、抵抗値が小さく、かつ素子のサイズが
小さいメッキ導体コイルを形成することを目的とする。
導体膜１６の幅ｗＭを大きくすることも考えられる。し
かし、素子のチップサイズが大きくなり、コストが上昇
する。また、メッキ導体膜の幅ｗＭを大きくし、素子の
チップサイズを小さくするためにメッキ導体膜間のスペ
ースの幅ｗＲを小さくすると、メッキ導体膜間のスペー
ス部１７のアスペクト比が大きくなり、ポリイミド樹脂
１８の充填が困難となる。本発明は、上記課題に鑑みて
なされたもので、抵抗値が小さく、かつ素子のサイズが
小さいメッキ導体コイルを形成することを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、本発明の平面インダクタ素子の製造方法は、基板上
に設けられた第１の導体膜上にレジストを塗布し、第１
のレジストパターンを形成する工程と、第１のレジスト
パターンをマスクとして、メッキにより第１の導体膜上
に第１のメッキ導体膜パターンを形成する工程と、第１
のメッキ導体膜パターン及び第１のレジストパターン上
にレジストを塗布し、第１のメッキ導体膜パターンを露
出させるように第２のレジストパターンを形成する工程
と、第２のレジストパターンをマスクとして、メッキに
より第１のメッキ導体膜パターン上に第２のメッキ導体
膜パターンを形成する工程と、第２のレジストパターン
及び第１のレジストパターンを除去する工程と、第１の
メッキ導体膜パターンと第２のメッキ導体膜パターンを
絶縁体で埋め込む工程とを具備する。
め、本発明の平面インダクタ素子の製造方法は、基板上
に設けられた第１の導体膜上にレジストを塗布し、第１
のレジストパターンを形成する工程と、第１のレジスト
パターンをマスクとして、メッキにより第１の導体膜上
に第１のメッキ導体膜パターンを形成する工程と、第１
のメッキ導体膜パターン及び第１のレジストパターン上
にレジストを塗布し、第１のメッキ導体膜パターンを露
出させるように第２のレジストパターンを形成する工程
と、第２のレジストパターンをマスクとして、メッキに
より第１のメッキ導体膜パターン上に第２のメッキ導体
膜パターンを形成する工程と、第２のレジストパターン
及び第１のレジストパターンを除去する工程と、第１の
メッキ導体膜パターンと第２のメッキ導体膜パターンを
絶縁体で埋め込む工程とを具備する。
【００１１】さらに、第２のレジストパターンは第１の
レジストパターン上を覆い、第２のレジストパターンの
幅は第１のレジストパターンの幅よりも広い。また、上
記課題を解決するため、本発明の平面インダクタ素子
は、基板上に設けられた第１のメッキ導体膜パターン
と、第１のメッキ導体膜パターン上に形成された第２の
メッキ導体膜パターンと、第１のメッキ導体膜パターン
と第２のメッキ導体膜パターンを埋め込む絶縁体とを具
備する。さらに、第２のメッキ導体膜パターンの幅は第
１のメッキ導体膜パターンの幅よりも狭い。
レジストパターン上を覆い、第２のレジストパターンの
幅は第１のレジストパターンの幅よりも広い。また、上
記課題を解決するため、本発明の平面インダクタ素子
は、基板上に設けられた第１のメッキ導体膜パターン
と、第１のメッキ導体膜パターン上に形成された第２の
メッキ導体膜パターンと、第１のメッキ導体膜パターン
と第２のメッキ導体膜パターンを埋め込む絶縁体とを具
備する。さらに、第２のメッキ導体膜パターンの幅は第
１のメッキ導体膜パターンの幅よりも狭い。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１及び図２は、本発明の平面イ
ンダクタ素子の第１の実施例の製造工程を示す断面図で
ある。また、図３は、本発明の平面インダクタ素子の第
１の実施例の上面図を示す。図１及び図２は、図３にお
けるＢＢ’線における断面図を示す。以下、同一の構成
要素には同一の符号を付し、説明を省略する。
施の形態を説明する。図１及び図２は、本発明の平面イ
ンダクタ素子の第１の実施例の製造工程を示す断面図で
ある。また、図３は、本発明の平面インダクタ素子の第
１の実施例の上面図を示す。図１及び図２は、図３にお
けるＢＢ’線における断面図を示す。以下、同一の構成
要素には同一の符号を付し、説明を省略する。
【００１３】まず、基板２０上に下部磁性膜２１、絶縁
膜２２、メッキ電極用導体膜２３を順次スパッタ法によ
り形成する。下部磁性膜２１はＦｅＣｏＢＣ系の材料よ
りなり、その膜厚は例えば２μｍである。絶縁膜２２は
ＳｉＯ2 膜であり、その膜厚は例えば１μｍである。ま
た、メッキ電極用導体膜２３はＣｕよりなり、その膜厚
は例えば１μｍである。
膜２２、メッキ電極用導体膜２３を順次スパッタ法によ
り形成する。下部磁性膜２１はＦｅＣｏＢＣ系の材料よ
りなり、その膜厚は例えば２μｍである。絶縁膜２２は
ＳｉＯ2 膜であり、その膜厚は例えば１μｍである。ま
た、メッキ電極用導体膜２３はＣｕよりなり、その膜厚
は例えば１μｍである。
【００１４】続いて、メッキ電極用導体膜２３上にレジ
スト２４を塗布する。第１のコイル用フォトマスクを用
いて、紫外線露光・現像により第１のレジストパターン
２４を形成する。レジスト２４の膜厚ｔＲ１は例えば５
５μｍである。レジストパターン２４の幅ｗＲ１は例え
ば６０μｍ、レジスト２４間のスペース部２５の幅ｗＭ
１は例えば６０μｍである。図１（ａ）は、この段階に
おけるインダクタ素子の断面を示す。
スト２４を塗布する。第１のコイル用フォトマスクを用
いて、紫外線露光・現像により第１のレジストパターン
２４を形成する。レジスト２４の膜厚ｔＲ１は例えば５
５μｍである。レジストパターン２４の幅ｗＲ１は例え
ば６０μｍ、レジスト２４間のスペース部２５の幅ｗＭ
１は例えば６０μｍである。図１（ａ）は、この段階に
おけるインダクタ素子の断面を示す。
【００１５】次に、電気メッキ法により、レジスト間の
スペース部２５にＣｕよりなるメッキ導体膜２６を形成
する。メッキ導体膜２６の厚さｔＭ１は例えば５０μｍ
である。メッキ導体膜の形状と膜厚を良好にするため
に、ｔＭ１＜ｔＲ１としてある。図１（ｂ）は、この段
階におけるインダクタ素子の断面を示す。
スペース部２５にＣｕよりなるメッキ導体膜２６を形成
する。メッキ導体膜２６の厚さｔＭ１は例えば５０μｍ
である。メッキ導体膜の形状と膜厚を良好にするため
に、ｔＭ１＜ｔＲ１としてある。図１（ｂ）は、この段
階におけるインダクタ素子の断面を示す。
【００１６】さらに、第１のレジストパターン２４及び
第１のメッキ導体膜２６上に第２のレジスト膜３４を塗
布する。このレジスト３４の厚さｔＲ２は例えば５０μ
ｍである。第２のコイル用フォトマスクを用いて紫外線
露光・現像により第２のレジストパターン３４を形成す
る。第１のコイル用フォトマスクと第２のコイル用フォ
トマスクは、同じマスクパターンである。図１（ｃ）
は、この段階におけるインダクタ素子の断面を示す。
第１のメッキ導体膜２６上に第２のレジスト膜３４を塗
布する。このレジスト３４の厚さｔＲ２は例えば５０μ
ｍである。第２のコイル用フォトマスクを用いて紫外線
露光・現像により第２のレジストパターン３４を形成す
る。第１のコイル用フォトマスクと第２のコイル用フォ
トマスクは、同じマスクパターンである。図１（ｃ）
は、この段階におけるインダクタ素子の断面を示す。
【００１７】続いて、電気メッキ法により、第１のメッ
キ導体膜２６の上に例えばＣｕよりなる第２のメッキ導
体膜３６を形成する。図２（ａ）は、この段階における
インダクタ素子の断面を示す。この第２のメッキ導体膜
３６の膜厚ｔＭ２は、例えば５０μｍである。第２のメ
ッキ導体膜３６の幅ｗＭ２は、第１のメッキ導体膜２６
の幅ｗＭ１と同じく６０μｍである。第１のメッキ導体
膜２６と第２のメッキ導体膜３６よりなるメッキ導体膜
の厚さは、ｔＭ１＋ｔＭ２＝１００μｍであり、第１の
レジスト２４と第２のレジスト３４の厚さの和ｔＲ１＋
ｔＲ２＝１０５μｍよりも薄くしてある。
キ導体膜２６の上に例えばＣｕよりなる第２のメッキ導
体膜３６を形成する。図２（ａ）は、この段階における
インダクタ素子の断面を示す。この第２のメッキ導体膜
３６の膜厚ｔＭ２は、例えば５０μｍである。第２のメ
ッキ導体膜３６の幅ｗＭ２は、第１のメッキ導体膜２６
の幅ｗＭ１と同じく６０μｍである。第１のメッキ導体
膜２６と第２のメッキ導体膜３６よりなるメッキ導体膜
の厚さは、ｔＭ１＋ｔＭ２＝１００μｍであり、第１の
レジスト２４と第２のレジスト３４の厚さの和ｔＲ１＋
ｔＲ２＝１０５μｍよりも薄くしてある。
【００１８】次に、第２のレジストパターン３４と第１
のレジストパターン２４を除去し、さらにメッキ電極用
導体膜２３の露出部を除去する。図２（ｂ）は、この段
階におけるインダクタ素子の断面を示す。その後、メッ
キ導体膜間のスペース部３７及び第２のメッキ導体膜３
６の上部を絶縁材料であるポリイミド樹脂３８で塗布・
充填する。その後、ポリイミド樹脂３８上に上部磁性膜
３９を形成する。図２（ｃ）は、この段階におけるイン
ダクタ素子の断面を示す。こうして、コイルの上下を磁
性膜で挟み込んだ平面インダクタ素子が形成される。
のレジストパターン２４を除去し、さらにメッキ電極用
導体膜２３の露出部を除去する。図２（ｂ）は、この段
階におけるインダクタ素子の断面を示す。その後、メッ
キ導体膜間のスペース部３７及び第２のメッキ導体膜３
６の上部を絶縁材料であるポリイミド樹脂３８で塗布・
充填する。その後、ポリイミド樹脂３８上に上部磁性膜
３９を形成する。図２（ｃ）は、この段階におけるイン
ダクタ素子の断面を示す。こうして、コイルの上下を磁
性膜で挟み込んだ平面インダクタ素子が形成される。
【００１９】本実施例では、第１のレジストパターン２
４と第１のメッキ導体膜２６の上に第２のレジスト３４
を積み重ねてパターンを形成している。その結果、１層
のレジストのみでは紫外線露光・現像によりパターンを
形成することが困難であるレジスト膜厚（上述の例では
１０５μｍ）に相当する厚いメッキ導体膜（上述の例で
は膜厚１００μｍ）を容易に形成することができる。
４と第１のメッキ導体膜２６の上に第２のレジスト３４
を積み重ねてパターンを形成している。その結果、１層
のレジストのみでは紫外線露光・現像によりパターンを
形成することが困難であるレジスト膜厚（上述の例では
１０５μｍ）に相当する厚いメッキ導体膜（上述の例で
は膜厚１００μｍ）を容易に形成することができる。
【００２０】また、本実施例では、従来の１層のみのメ
ッキ導体膜コイルと比べて直流抵抗が小さい素子を容易
に製造することができる。例えば、上述の例では、本実
施例のメッキ導体膜コイルの抵抗と従来のメッキ導体膜
コイルの直流抵抗の比は、 （ｔＭ×ｗＭ）／（ｔＭ１×ｗＭ１＋ｔＭ２×ｗＭ２） ＝（５０×６０）／（５０×６０＋５０×６０） ＝０．５ となる。
ッキ導体膜コイルと比べて直流抵抗が小さい素子を容易
に製造することができる。例えば、上述の例では、本実
施例のメッキ導体膜コイルの抵抗と従来のメッキ導体膜
コイルの直流抵抗の比は、 （ｔＭ×ｗＭ）／（ｔＭ１×ｗＭ１＋ｔＭ２×ｗＭ２） ＝（５０×６０）／（５０×６０＋５０×６０） ＝０．５ となる。
【００２１】図４及び図５は、本発明の平面インダクタ
素子の第２の実施例の製造工程を示す断面図である。図
６は、本発明の平面インダクタ素子の第２の実施例の上
面図である。図４及び図５は、図６に示したＣＣ’線に
おける断面図である。
素子の第２の実施例の製造工程を示す断面図である。図
６は、本発明の平面インダクタ素子の第２の実施例の上
面図である。図４及び図５は、図６に示したＣＣ’線に
おける断面図である。
【００２２】まず、第１の実施例と同様に、基板２０上
に下部磁性膜２１、絶縁膜２２、Ｃｕよりなるメッキ電
極用導体膜２３を順次スパッタ法により形成する。次
に、メッキ電極用導体膜２３上にレジスト２４を塗布す
る。レジスト２４の膜厚ｔＲ１は例えば５５μｍであ
る。続いて、第１のコイル用フォトマスクを用いて、紫
外線露光・現像により第１のレジストパターン２４を形
成する。レジストパターン２４の幅ｗＲ１は例えば４０
μｍ、レジスト２４間のスペース部２５の幅ｗＭ１は例
えば６０μｍである。図４（ａ）は、この段階における
インダクタ素子の断面を示す。
に下部磁性膜２１、絶縁膜２２、Ｃｕよりなるメッキ電
極用導体膜２３を順次スパッタ法により形成する。次
に、メッキ電極用導体膜２３上にレジスト２４を塗布す
る。レジスト２４の膜厚ｔＲ１は例えば５５μｍであ
る。続いて、第１のコイル用フォトマスクを用いて、紫
外線露光・現像により第１のレジストパターン２４を形
成する。レジストパターン２４の幅ｗＲ１は例えば４０
μｍ、レジスト２４間のスペース部２５の幅ｗＭ１は例
えば６０μｍである。図４（ａ）は、この段階における
インダクタ素子の断面を示す。
【００２３】その後、電気メッキ法により、レジスト間
のスペース部２５にＣｕよりなるメッキ導体膜２６を形
成する。メッキ導体膜２６の厚さｔＭ１は例えば５０μ
ｍである。メッキ導体膜の形状と膜厚を良好にするため
に、ｔＭ１＜ｔＲ１としてある。図４（ｂ）は、この段
階におけるインダクタ素子の断面を示す。
のスペース部２５にＣｕよりなるメッキ導体膜２６を形
成する。メッキ導体膜２６の厚さｔＭ１は例えば５０μ
ｍである。メッキ導体膜の形状と膜厚を良好にするため
に、ｔＭ１＜ｔＲ１としてある。図４（ｂ）は、この段
階におけるインダクタ素子の断面を示す。
【００２４】次に、第１のレジストパターン２４及び第
１のメッキ導体膜２６上に第２のレジスト膜４４を塗布
する。このレジスト４４の厚さｔＲ３は例えば５０μｍ
である。第２のコイル用フォトマスクを用いて紫外線露
光・現像により第２のレジストパターン４４を形成す
る。第２のレジストパターン４４の幅ｗＲ３は例えば６
０μｍ、レジスト４４間のスペース部４５の幅ｗＭ３は
例えば４０μｍである。また、第１のレジストパターン
２４上に第２のレジストパターン４４が形成されるよう
にしてある。このように、第２のフォトマスクは、第１
のフォトマスクよりもレジストパターン幅が大きいもの
が用いられる（ｗＲ３＝６０μｍ＞ｗＲ１＝４０μ
ｍ）。図４（ｃ）は、この段階におけるインダクタ素子
の断面を示す。
１のメッキ導体膜２６上に第２のレジスト膜４４を塗布
する。このレジスト４４の厚さｔＲ３は例えば５０μｍ
である。第２のコイル用フォトマスクを用いて紫外線露
光・現像により第２のレジストパターン４４を形成す
る。第２のレジストパターン４４の幅ｗＲ３は例えば６
０μｍ、レジスト４４間のスペース部４５の幅ｗＭ３は
例えば４０μｍである。また、第１のレジストパターン
２４上に第２のレジストパターン４４が形成されるよう
にしてある。このように、第２のフォトマスクは、第１
のフォトマスクよりもレジストパターン幅が大きいもの
が用いられる（ｗＲ３＝６０μｍ＞ｗＲ１＝４０μ
ｍ）。図４（ｃ）は、この段階におけるインダクタ素子
の断面を示す。
【００２５】続いて、電気メッキ法により、第１のメッ
キ導体膜２６の上に例えばＣｕよりなる第２のメッキ導
体膜４６を形成する。この第２のメッキ導体膜４６の膜
厚ｔＭ３は、例えば５０μｍである。図５（ａ）は、こ
の段階におけるインダクタ素子の断面を示す。第１のメ
ッキ導体膜２６と第２のメッキ導体膜４６よりなるメッ
キ導体膜の厚さは、ｔＭ１＋ｔＭ３＝１００μｍであ
り、第１のレジスト２４と第２のレジスト４４の厚さの
和ｔＲ１＋ｔＲ３＝１０５μｍよりも薄くしてある。
キ導体膜２６の上に例えばＣｕよりなる第２のメッキ導
体膜４６を形成する。この第２のメッキ導体膜４６の膜
厚ｔＭ３は、例えば５０μｍである。図５（ａ）は、こ
の段階におけるインダクタ素子の断面を示す。第１のメ
ッキ導体膜２６と第２のメッキ導体膜４６よりなるメッ
キ導体膜の厚さは、ｔＭ１＋ｔＭ３＝１００μｍであ
り、第１のレジスト２４と第２のレジスト４４の厚さの
和ｔＲ１＋ｔＲ３＝１０５μｍよりも薄くしてある。
【００２６】次に、第２のレジストパターン４４と第１
のレジストパターン２４を除去する。さらに、メッキ電
極用導体膜２３の露出部を除去する。図５（ｂ）は、こ
の段階におけるインダクタ素子の断面を示す。メッキ導
体膜間のスペース部４７及び第２のメッキ導体膜４６の
上部を絶縁材料であるポリイミド樹脂４８で塗布・充填
する。その後、ポリイミド樹脂４８上に上部磁性膜４９
を形成する。図５（ｃ）は、この段階におけるインダク
タ素子の断面を示す。こうして、コイルの上下を磁性膜
で挟み込んだ平面インダクタ素子が形成される。
のレジストパターン２４を除去する。さらに、メッキ電
極用導体膜２３の露出部を除去する。図５（ｂ）は、こ
の段階におけるインダクタ素子の断面を示す。メッキ導
体膜間のスペース部４７及び第２のメッキ導体膜４６の
上部を絶縁材料であるポリイミド樹脂４８で塗布・充填
する。その後、ポリイミド樹脂４８上に上部磁性膜４９
を形成する。図５（ｃ）は、この段階におけるインダク
タ素子の断面を示す。こうして、コイルの上下を磁性膜
で挟み込んだ平面インダクタ素子が形成される。
【００２７】本実施例では、第１の実施例と比べ第１の
メッキ導体膜２６間のスペースの幅ｗＲ１を小さくして
いる。すなわち、ｗＲ１は第１の実施例では６０μｍで
あるに対し本実施例では４０μｍとなっている。また、
第２のメッキ導体膜４６間のスペースの幅ｗＲ３（＝６
０μｍ）を第１のメッキ導体膜２６間のスペースの幅ｗ
Ｒ１（＝４０μｍ）よりも大きくしてある。メッキ導体
間のスペース４７の幅がメッキ導体膜厚ｔＭ１＋ｔＭ３
と比べて小さくなると、メッキ導体間のスペース部４７
に例えばポリイミド樹脂である絶縁材料を充填する際、
充填が不完全になる。しかるに、本実施例では、第２の
メッキ導体膜間のスペースの幅ｗＲ３を大きくすること
によりポリイミド樹脂の充填性を改善することができ
る。
メッキ導体膜２６間のスペースの幅ｗＲ１を小さくして
いる。すなわち、ｗＲ１は第１の実施例では６０μｍで
あるに対し本実施例では４０μｍとなっている。また、
第２のメッキ導体膜４６間のスペースの幅ｗＲ３（＝６
０μｍ）を第１のメッキ導体膜２６間のスペースの幅ｗ
Ｒ１（＝４０μｍ）よりも大きくしてある。メッキ導体
間のスペース４７の幅がメッキ導体膜厚ｔＭ１＋ｔＭ３
と比べて小さくなると、メッキ導体間のスペース部４７
に例えばポリイミド樹脂である絶縁材料を充填する際、
充填が不完全になる。しかるに、本実施例では、第２の
メッキ導体膜間のスペースの幅ｗＲ３を大きくすること
によりポリイミド樹脂の充填性を改善することができ
る。
【００２８】また、第１の実施例よりも第１のメッキ導
体間のスペース幅ｗＲ１を小さくすることができるの
で、素子のチップサイズを小さくすることが可能とな
る。さらに、上述の例では、本実施例のメッキ導体膜コ
イルの抵抗と従来のメッキ導体膜コイルの直流抵抗の比
は、 （ｔＭ×ｗＭ）／（ｔＭ１×ｗＭ１＋ｔＭ３×ｗＭ３） ＝（５０×６０）／（５０×６０＋５０×４０） ＝０．６ となり、直流抵抗の小さなコイルを製造することができ
る。
体間のスペース幅ｗＲ１を小さくすることができるの
で、素子のチップサイズを小さくすることが可能とな
る。さらに、上述の例では、本実施例のメッキ導体膜コ
イルの抵抗と従来のメッキ導体膜コイルの直流抵抗の比
は、 （ｔＭ×ｗＭ）／（ｔＭ１×ｗＭ１＋ｔＭ３×ｗＭ３） ＝（５０×６０）／（５０×６０＋５０×４０） ＝０．６ となり、直流抵抗の小さなコイルを製造することができ
る。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
第１のメッキ導体膜パターン上に第２のメッキ導体膜パ
ターンを積み重ねることにより、レジストの膜厚に関す
る実用的な露光限界に制約されることがなくなるため、
膜厚の厚いメッキ導体コイルを形成し、素子の低抵抗化
を実現することができる。
第１のメッキ導体膜パターン上に第２のメッキ導体膜パ
ターンを積み重ねることにより、レジストの膜厚に関す
る実用的な露光限界に制約されることがなくなるため、
膜厚の厚いメッキ導体コイルを形成し、素子の低抵抗化
を実現することができる。
【００３０】また、上部のメッキ導体膜間のスペース幅
を大きくすることにより、コイル導体間のスペース部の
アスペクト比が改善されるため、樹脂の充填性を改善
し、素子のチップサイズを小さくし、素子を低抵抗にす
ることが可能となる。
を大きくすることにより、コイル導体間のスペース部の
アスペクト比が改善されるため、樹脂の充填性を改善
し、素子のチップサイズを小さくし、素子を低抵抗にす
ることが可能となる。
【図１】本発明のインダクタ素子の製造工程の第１の実
施例を示す図。
施例を示す図。
【図２】図１に続いて、本発明のインダクタ素子製造工
程の第１の実施例を示す図。
程の第１の実施例を示す図。
【図３】本発明のインダクタ素子の第１の実施例を示す
上面図。
上面図。
【図４】本発明のインダクタ素子の製造工程の第２の実
施例を示す図。
施例を示す図。
【図５】図４に続いて、本発明のインダクタ素子の製造
工程の第２の実施例を示す図。
工程の第２の実施例を示す図。
【図６】本発明のインダクタ素子の第２の実施例を示す
上面図。
上面図。
【図７】従来のインダクタ素子の製造工程を示す図。
【図８】従来のインダクタ素子を示す上面図。
１０、２０…基板、 １１、２１…下部磁性膜、 １２、２２…絶縁膜、 １３、２３…メッキ電極、 １４、２４…第１のレジスト膜、 １５、２５、３５、４５…レジスト間のスペース部、 １６、２６…第１のメッキ導体膜、 １７、３７、４７…メッキ導体膜間のスペース部、 ３４、４４…第２のレジスト膜、 ３６、４６…第２のメッキ導体膜、 １８、３８、４８…樹脂、 １９、３９、４９…上部磁性膜。 ｔＲ、ｔＲ１、ｔＲ２、ｔＲ３…レジスト膜厚、 ｔＭ、ｔＭ１、ｔＭ２、ｔＭ３…メッキ導体膜厚、 ｗＲ、ｗＲ１、ｗＲ２、ｗＲ３…レジストの幅、 ｗＭ、ｗＭ１、ｗＭ２、ｗＭ３…メッキ導体の幅。
Claims (4)
- 【請求項１】 基板上に設けられた第１の導体膜上にレ
ジストを塗布し、第１のレジストパターンを形成する工
程と、 前記第１のレジストパターンをマスクとして、メッキに
より前記第１の導体膜上に第１のメッキ導体膜パターン
を形成する工程と、 前記第１のメッキ導体膜パターン及び前記第１のレジス
トパターン上にレジストを塗布し、前記第１のメッキ導
体膜パターンを露出させるように第２のレジストパター
ンを形成する工程と、 前記第２のレジストパターンをマスクとして、メッキに
より前記第１のメッキ導体膜パターン上に第２のメッキ
導体膜パターンを形成する工程と、 前記第２のレジストパターン及び前記第１のレジストパ
ターンを除去する工程と、 前記第１のメッキ導体膜パターンと第２のメッキ導体膜
パターンを絶縁体で埋め込む工程とを具備することを特
徴とする平面インダクタ素子の製造方法。 - 【請求項２】 前記第２のレジストパターンは前記第１
のレジストパターン上を覆い、前記第２のレジストパタ
ーンの幅は前記第１のレジストパターンの幅よりも広い
ことを特徴とする請求項１記載の平面インダクタ素子の
製造方法。 - 【請求項３】 基板上に設けられた第１のメッキ導体膜
パターンと、 前記第１のメッキ導体膜パターン上に形成された第２の
メッキ導体膜パターンと、 前記第１のメッキ導体膜パターンと第２のメッキ導体膜
パターンを埋め込む絶縁体とを具備することを特徴とす
る平面インダクタ素子。 - 【請求項４】 前記第２のメッキ導体膜パターンの幅は
前記第１のメッキ導体膜パターンの幅よりも狭いことを
特徴とする請求項３記載の平面インダクタ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4223197A JPH10241983A (ja) | 1997-02-26 | 1997-02-26 | 平面インダクタ素子とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4223197A JPH10241983A (ja) | 1997-02-26 | 1997-02-26 | 平面インダクタ素子とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10241983A true JPH10241983A (ja) | 1998-09-11 |
Family
ID=12630269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4223197A Pending JPH10241983A (ja) | 1997-02-26 | 1997-02-26 | 平面インダクタ素子とその製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JPH10241983A (ja) |
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