CN108922727B - 线圈电子组件及其制造方法 - Google Patents

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Abstract

本发明提供一种线圈电子组件及其制造方法，所述线圈电子组件包括：磁性主体，其中，所述磁性主体包括基片和线圈部，所述线圈部包括设置在所述基片上的图案化的绝缘膜、形成在所述图案化的绝缘膜之间的第一镀层以及设置在所述第一镀层上的第二镀层，其中，所述第一镀层的全部上表面接触所述第二镀层。

Description

线圈电子组件及其制造方法
本申请是申请日为2016年6月2日、优先权日为2015年7月31日、申请号为201610388335.4的发明专利申请“线圈电子组件及其制造方法”的分案申请。
技术领域
本公开涉及一种线圈电子组件及其制造方法。
背景技术
电感器是一种电子组件，具体地说是一种通常与电阻器和电容器一起被用于电子电路以去除噪声的无源元件。
可通过以下方法制造薄膜型电感器：通过镀覆来形成内线圈部；使磁性粉末与树脂彼此混合而制造的磁粉-树脂混合物硬化来制造磁性主体；然后在磁性主体的外表面上形成外电极。
发明内容
本公开的一方面可提供一种能够通过使线圈部之间的厚度差一致而实现低直流(DC)电阻(Rdc)的线圈电子组件。还提供制造该线圈电子组件的方法。
根据本公开的一方面，一种线圈电子组件包括磁性主体，磁性主体包括基片和线圈部。所述线圈部包括：图案化的绝缘膜，设置在所述基片的表面上；镀层，通过镀覆被形成在所述图案化的绝缘膜之间并具有大于或等于它的与所述基片的表面平行地测量得的宽度的厚度。
根据本公开的另一方面，一种用于制造线圈电子组件的方法包括：在基片上图案化基底导体层。绝缘膜还在所述基片上被图案化使得所述基底导体层保持暴露。镀层通过在所述基底导体层上进行镀覆被形成在所述图案化的绝缘膜之间。磁性主体通过在具有所述基底导体层、绝缘膜和镀层的所述基片之上和之下层压磁性片被形成。
根据本公开的再一方面，一种用于制造电子组件的线圈部的方法包括：在基片的表面上形成绝缘膜。所述绝缘膜在所述基片的所述表面上描绘线圈图案，并且所述绝缘膜被形成为自所述基片的所述表面测量得的厚度等于或大于所述线圈图案中所述绝缘膜的相邻绕组之间的间隔。随所述绝缘膜形成之后，镀层被形成在所述基片的通过所述绝缘膜描绘的所述线圈图案中的表面上。所述绝缘膜被形成为具有10或更大的高宽比Tp/Wi，这里，Tp是所述绝缘膜的自所述基片的所述表面测量得的厚度，以及Wi是所述绝缘膜的平行于所述基片的表面而测量得的宽度。
附图说明
通过下面结合附图进行的详细描述，本公开的上述和其它方面、特征和优点将会被更加清楚地理解，其中：
图1是示出根据示例性实施例的线圈电子组件的内线圈部的示意性透视图；
图2是沿着图1的I-I’线截取的剖视图；
图3是图2的“A”部分的示例的放大示意图；
图4是图2的“A”部分的另一示例的放大示意图；
图5A至图5F是示出根据示例性实施例的制造线圈电子组件的方法的顺序步骤的示图；
图6是示出根据示例性实施例的形成磁性主体的过程的示图；以及
图7是示出安装在印刷电路板上的图1的线圈电子组件的透视图。
具体实施方式
在下文中，将参照附图描述本发明构思的实施例。
然而，本发明构思可按照多种不同的形式来举例说明，并且不应该被解释为局限于在此阐述的特定的实施例。更确切地说，这些实施例被提供为使得本公开将是彻底的和完整的，且将本发明构思的范围充分地传达给本领域的技术人员。
在整个说明书中，将被理解的是，当元件(诸如，层、区域或晶圆(基板))被称为“在”另一元件“上”、“连接到”另一元件或“结合到”另一元件时，其可直接“在”另一元件“上”、“连接到”另一元件或“结合到”另一元件，或者可存在介于它们之间的其他元件。相比而言，当元件被称为“直接在”另一元件“上”、“直接连接到”另一元件或“直接结合到”另一元件时，可不存在介于它们之间的元件或层。相同的标号始终指示相同的元件。如在此所使用的，术语“和/或”包括所列出的相关项的一项或更多项的任何以及全部组合。
显而易见的是，尽管可在这里使用“第一”、“第二”、“第三”等术语来描述各个构件、组件、区域、层和/或部分，但是这些构件、组件、区域、层和/或部分不应受这些术语所限制。这些术语仅用于将一个构件、组件、区域、层和/或部分与另一个构件、组件、区域、层或部分相区分。因此，在不脱离示例性实施例的教导的情况下，以下讨论的第一构件、组件、区域、层或部分可描述为第二构件、组件、区域、层或部分。
在这里可使用诸如“在……之上”、“上部”、“在……之下”和“下部”等的空间关系术语，以易于描述如附图所示的一个元件与其他一个(或多个)元件的关系。将理解的是，空间关系术语意图除了包括在附图中所描绘的方位之外，还包括装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为相对于其他元件或特征位于“上部”或“之上”的元件随后将定位为相对于其他元件或特征位于“下部”或“之下”。因此，术语“在……之上”可根据附图的特定方向而包括“在……之上”和“在……之下”两种方位。所述装置可被另外定位(旋转90度或处于其他方位)，并可对在这里使用的空间关系描述符做出相应的解释。
在此使用的术语仅用于描述特定实施例，并非意图限制本发明构思。如在此所使用的，除非上下文另外清楚地指明，否则单数的形式也意图包括复数的形式。还将理解的是，在该说明书中使用术语“包括”和/或“包含”时，列举存在的所陈述的特征、整数、步骤、操作、构件、元件和/或它们组成的组，但不排除存在或添加一个或更多个其他特征、整数、步骤、操作、构件、元件和/或它们组成的组。
在下文中，将参照示出本发明构思的实施例的示意图描述本发明构思的实施例。在附图中，呈理想的形状的组件被示出。然而，来自这些形状的变化(例如由于制造技术和/或公差的可变性所导致的变化)也落入本公开的范围之内。因此，本发明构思的实施例不应被解释为局限于在此示出的区域的特定形状，而是应该一般地理解为包括由制造方法和制造过程导致的形状上的变化。下面的实施例还可由实施例中的一个或其组合组成。
下面描述的本发明构思可以多种配置被实现，并且下面的描述仅描述某些说明性的配置。然而，本领域的技术人员将理解的是所述发明构思不局限于这里所示出的特定配置，但也扩展至其他配置。
线圈电子组件
图1是示出根据示例性实施例的线圈电子组件100的内线圈部的示意性透视图。为了说明的目的，将图1的线圈电子组件100的部分示出为透明的，以使得线圈电子组件100的一个(或多个)内线圈部是可见的。
参照图1，将供电电路的电源线中所使用的薄膜型电感器作为线圈电子组件100的示例进行公开。
根据示例性实施例的线圈电子组件100可包括：磁性主体50；线圈部41和线圈部42，嵌入在磁性主体50中；以及第一外电极81和第二外电极82，设置在磁性主体50的外表面上并电连接到线圈部41和线圈部42。
在根据示例性实施例的线圈电子组件100中，“长度方向”指的是图1中的“L”方向，“宽度方向”指的是图1中的“W”方向，“厚度方向”指的是图1中的“T”方向。
磁性主体50可形成线圈电子组件100的外部呈现主体，并且可由任何只要具有磁性特性就没有限制的材料形成。例如，磁性主体50可由包括铁氧体或磁性金属粉末的材料形成。
铁氧体可为例如Mn-Zn基铁氧体、Ni-Zn基铁氧体、Ni-Zn-Cu基铁氧体、Mn-Mg基铁氧体、Ba-基铁氧体、Li-基铁氧体等。
所述磁性金属粉末可包括从铁(Fe)、硅(Si)、铬(Cr)、铝(Al)和镍(Ni)的组中选择的元素的任意一种或更多种。例如，所述磁性金属粉末可包括Fe-Si-B-Cr基非晶态金属粉末，但是不局限于此。
所述磁性金属粉末可具有0.1μm至30μm的颗粒直径，并可以分散在环氧树脂或热固性树脂(诸如聚酰亚胺)等中的形式存在。
呈线圈形状的第一线圈部41可在被设置于磁性主体50中的基片20的一个表面(例如，一个主表面)上形成，并且呈线圈形状的第二线圈部42可在基片20的与基片20的所述一个表面相对的另一个表面(例如，另一个主表面)上形成。
第一线圈部41和第二线圈部42可通过进行电镀被形成。
基片20可由例如聚丙二醇(PPG)基片、铁氧体基片、金属软磁性基片等形成。
基片20的中央部分可被穿透以形成孔(例如，从一个主表面向另一主表面延伸通过基片的孔)，并且所述孔可被磁性材料填充以形成芯部55。所述孔可与线圈部41和线圈部42中的每个的中央部分对准，并且芯部55可延伸穿过所述孔以及被形成在线圈部41和线圈部42中的每个的中央部分中的孔。由于形成了被磁性材料填满的芯部55，电感Ls可被提高。
第一线圈部41和第二线圈部42可各自以螺旋形被形成在基片20的各表面上，并且分别在基片20的一个表面和另一个表面上形成的第一线圈部41和第二线圈部42可通过形成为穿透基片20的通路45来彼此电连接。
第一线圈部41和第二线圈部42以及通路45可形成为包括具有优良导电性的金属，并可由例如银(Ag)、钯(Pd)、铝(Al)、镍(Ni)、钛(Ti)、金(Au)、铜(Cu)、铂(Pt)以及它们的合金等形成。
作为电感器的一个主要特性的直流(DC)电阻(Rdc)可随着内线圈部的横截面积的增加而减小。此外，电感器的电感可随着磁通量通过的磁性材料的面积(例如，在线圈部的中央部分中的敞开面积)的增加而增加。
因此，为了减小直流电阻(Rdc)并提高电感，需要增加内线圈部的横截面积和增加磁性材料的面积。
用于增加内线圈部的横截面积的方法的示例可包括用于增加线圈宽度的方法和用于增加线圈厚度的方法。
然而，在增加线圈的宽度的情况下，可高度地增加在相邻线圈或线圈绕组之间产生短路的风险，和/或可达到在给定容积中的可实现的线圈的匝数或绕组数的极限。此外，匝数或绕组数的增加会引起磁性材料的面积的减少并因此使效率下降。线圈可因此面临实现高容量产品的限制。
作为替代，为了提供改善的性能，内线圈部可设置有通过相比于线圈的宽度增加线圈的厚度而呈现出高的高宽比(AR，aspect ratio)的结构。
内线圈部的高宽比(AR)可指用线圈导体的厚度除以线圈导体的宽度得到的值。线圈导体的厚度可在与基片20的线圈部41被设置于其上的主表面正交的厚度方向“T”上测量，而线圈导体的宽度可在与在图2中的厚度方向“T”正交的宽度方向“W”上测量。要注意的是可基于被缠绕以形成线圈部41和线圈部42的导体的横截面来求内线圈部的高宽比(AR)的值，并且如图2中所示的横截面，厚度测量值和宽度测量值可分别对应于线圈导体的厚度和宽度(例如，在标号61处)。由于线圈导体的厚度被增加为比线圈导体的宽度更大，所以可实现高的高宽比(AR)。
然而，在通过进行图案镀覆方法形成线圈部的情况下，其中根据相关领域的曝光和显影工艺来图案化和镀覆抗镀层，为了使线圈的厚度形成为厚的，抗镀层的厚度需要被形成为厚的。然而，曝光工艺面临的限制是由于抗镀层的厚度被形成为厚的，抗镀层的下部不能被顺利地曝光。因此，通过使用曝光和显影制造工艺来增加线圈的厚度是困难的。
此外，为了保持厚的抗镀层的形成，需要抗镀层可具有预定的最小值或更大的宽度。由于在制造过程期间除去抗镀层之后抗镀层的宽度变成相邻的线圈之间的间隔，所以相邻的线圈绕组之间的间隔可随抗镀层的宽度的增加而增加。结果是，由于随着抗镀层的厚度(和对应的宽度)增加而在相邻的线圈绕组之间形成了较大的间距，所以存在对改善DC电阻(Rdc)和电感(Ls)特性的限制。
同时，已经开发其他工艺以解决曝光限制，例如在通过曝光和显影抗镀膜形成第一抗镀图案之后形成第一镀覆导体图案，并且在通过在第一抗镀图案之上再次曝光和显影第一镀覆导体图案形成第二抗镀图案之后形成第二镀覆导体图案。
然而，在通过仅进行如之前的段落所描述的多曝光图案镀覆方法形成内线圈部的情况下，存在对增加内线圈部的横截面积的限制。此外，由于相邻的线圈之间的间距增加，因此改善直流电阻(Rdc)和电感(Ls)特性是困难的。
此外，为了形成具有高的高宽比(AR)的结构的线圈部，一般尝试一种通过在各向同性镀覆的镀覆层上增加各向异性镀覆以实现线圈部的方法。
上面所提到的各向异性镀覆方案可在通过各向异性镀覆形成种子图案之后实现所需的线圈的剩余的高度。然而，在根据上面所提到的方案形成的线圈中，所述线圈的形状一般是以扇形逐渐变尖，线圈已被均匀减少，且直流电阻(Rdc)的分布可被影响。
此外，根据上面所提到的方案，所述线圈的形状可为弯曲的，并且会因此难以在所述线圈图案上形成绝缘层。结果是，非绝缘空间可出现在线圈图案之间，因此引起缺陷和可能的短路。
因此，根据示例性实施例，需要一种具有能够仅使用具有小的厚度分布的各向同性镀覆就获得高的高宽比(AR)的线圈部的结构的线圈。
图2是沿着图1的I-I’线截取的剖视图。
参照图2，根据示例性实施例的线圈电子组件可包括磁性主体50，在磁性主体50中可包括基片20以及线圈部41和线圈部42，线圈部41和线圈部42包括设置在基片20上的图案化的绝缘膜30和在图案化的绝缘膜30之间通过镀覆形成的镀层61。镀层61可形成线圈部41和线圈部42的线圈导体，并可被形成呈螺旋图案以形成螺旋图案线圈部41和螺旋图案线圈部42。如图2的剖视图中所示，镀层61的相邻的绕组(例如，线圈导体的相邻的绕组)被绝缘膜30彼此隔开。
镀层61可通过具有小的厚度分布的各向同性镀覆被形成，并可通过一次镀覆(例如，在单一的镀覆操作或步骤中)被形成。具体地，镀层61可在单一的镀覆操作或步骤中被形成为如图2中所示的它的全厚度。
由于镀层61通过一次镀覆被形成，所以不会出现通过两次或更多次镀覆形成镀层61时会出现的至少一个内部界面(即，将镀层分隔为两层或更多层的至少一个内部界面)。
内部界面的存在(诸如将出现在多次镀覆过程中形成的镀层中)可引起线圈电子组件中直流电阻(Rdc)特性和电气特性的退化。
因此，根据示例性实施例，由于镀层61通过单一的镀覆操作或步骤被形成，所以直流电阻(Rdc)特性和电气特性可被改善。
然而，镀层61的构造不局限于此，并且镀层61也可被构造为多个镀层。
可通过具有小的厚度分布的各向同性镀覆形成镀层61。各向同性镀覆可与在其中镀层的宽度和厚度一起生长的镀覆方法对应，并且是一种与在其中在镀层的宽度方向上和其厚度方向上镀覆的生长速度不同的各向异性镀覆方法形成对比的技术。
此外，由于镀层61通过各向同性镀覆方法被形成在图案化的绝缘膜30之间，所以其形状可为矩形。然而，镀层61的形状可通过工艺变化被轻微地修改。
由于镀层61呈矩形，所以线圈部的横截面积可被增加，且磁性材料的面积可被增加，从而减小直流电阻(Rdc)并提高电感。
此外，由于线圈部的厚度与宽度的比被增加，具有高的高宽比(AR)的结构可被实现，因此增加线圈部的横截面积并改善直流电阻(Rdc)。
根据示例性实施例，磁性主体可包括被设置在基片20上的图案化的绝缘膜30。
在一般的线圈电子组件的情况下，在线圈部被形成于基片20上之后，绝缘膜被形成以覆盖线圈部。
然而，根据示例性实施例，为了通过允许线圈部的厚度差一致来实现低直流电阻(Rdc)，并且通过笔直而不弯曲地形成线圈部来减少在线圈图案之间的空间中没有形成绝缘层的缺陷，绝缘膜30可在形成镀层61之前在基片20上被图案化。
具体地，通过使绝缘膜30图案化以具有窄的宽度和大的厚度，使得镀层61具有高的高宽比(AR)，可在图案化的绝缘膜30之间执行各向同性镀覆工艺，从而实现具有高的高宽比(AR)的镀层61。
绝缘膜30是光敏绝缘膜，可由例如环氧树脂基材料形成，但是不局限于此。
此外，绝缘膜30可通过光刻胶(PR)的曝光和显影工艺被形成。
由于图案化的绝缘膜30，形成线圈部41和线圈部42的镀层61可不与形成磁性主体50的磁性材料直接接触。
下面将描述根据示例性实施例的形成图案化的绝缘膜30和被设置在图案化的绝缘膜30之间的镀层61的详细过程。
根据示例性实施例，磁性主体还可包括被设置在绝缘膜30和镀层61上的覆盖绝缘层31。
覆盖绝缘层31可由与绝缘膜30的材料不同的材料形成。
此外，由于覆盖绝缘层31在设置了图案化的绝缘膜30和位于图案化的绝缘膜30之间的镀层61之后被形成在绝缘膜30和镀层61上，所以由与绝缘膜30的材料不同的材料形成并具有与绝缘膜30的形状不同的形状的覆盖绝缘层31可通过与绝缘膜30和镀层61之间的边界而与绝缘膜30和镀层61区分开。
在基片20的一个表面上形成的第一线圈部41的一个端部可被暴露于磁性主体50的在磁性主体50的长度方向上的一个端表面。此外，在基片20的另一个表面上形成的第二线圈部42的一个端部可被暴露于磁性主体50的在磁性主体50的长度方向上的另一个端表面(例如，与磁性主体50的一个端表面相对的另一个端表面)。
然而，第一线圈部41和第二线圈部42中的每个的端部不局限于此。更一般地，第一线圈部41和第二线圈部42中的每个的一个端部可被暴露于磁性主体50的至少一个表面。
第一外电极81和第二外电极82可各自被形成在磁性主体50的各外表面上，以使各自被连接到暴露于磁性主体50的端表面的第一线圈部41和第二线圈部42中的一个。
图3是图2的“A”部分的示例的放大示意图。
参照图3，根据示例性实施例的线圈部41可包括：基底导体层25，设置在基片20上；镀层61，设置在基片20上并通过在图案化的绝缘膜30之间镀覆被形成在基底导体层25之上；以及覆盖绝缘层31，设置在绝缘膜30和镀层61上。
基底导体层25可通过进行无电镀覆或溅射法被形成，形成抗镀图案，然后在基片20上执行刻蚀工艺和抗分层工艺。
基底导体层25的宽度Wp可为10μm至30μm，但是不局限于此。
绝缘膜30的宽度Wi可为1μm至20μm，且其厚度不被具体地限制，并且可根据通过各向同性镀覆形成的镀层61的所需的厚度来确定。
形成绝缘膜30的方法不被具体地限制，而是可通过形成电路的一般技术形成。
镀层61的厚度Tp可为200μm或更大，并且其高宽比Tp/Wp可为1.0或更大。
镀层61被形成为具有200μm或更大的厚度Tp和1.0或更大的高宽比Tp/Wp，因此可实现具有高的高宽比(AR)的内线圈部41和内线圈部42。
镀层61通过各向同性镀覆方法被形成在图案化的绝缘膜30之间，并因此可克服抗镀层的厚度所引起的曝光限制，并且可实现具有200μm或更大的总厚度Tp的镀层61。
此外，镀层61的高宽比Tp/Wp可为1.0或更大，但是根据示例性实施例，由于镀层61的宽度与基底导体层25的宽度相似，所以可实现3.0或更大的高的高宽比。
这样，根据示例性实施例，由于镀层61通过在图案化的绝缘膜30之间各向同性镀覆被形成在基底导体层25之上，所以线圈部可被笔直地形成而不弯曲，以此，可减少在线圈图案之间的空间中没有形成绝缘层的缺陷。
此外，由于外线圈图案与内线圈图案的厚度差可被允许为一致的，所以内线圈部的横截面积可被增加，且直流电阻(Rdc)特性可被改善。
图4是图2的“A”部分的另一示例的放大示意图。
参照图4，根据另一示例性实施例的线圈部41可包括：基底导体层25，设置在基片20上；镀层61，设置在基片20上，并且基于图案化的绝缘膜30和基底导体层25，通过在图案化的绝缘膜30之间镀覆被形成在基底导体层25之上；各向异性镀层62，设置在镀层61上；以及覆盖绝缘层31，设置在绝缘膜30和各向异性镀层62上。
镀层61可为各向同性镀层，其在宽度方向上的生长程度与在厚度方向上的生长程度是相似的，并且各向异性镀层62可为具有在宽度方向上的生长程度被抑制而相比在厚度方向上的生长程度显著更大的形状的镀层。
各向异性镀层62可被形成在镀层61的顶表面上。
这样，各向异性镀层62可进一步形成在其为各向同性镀层的镀层61上，因此可实现具有较高的高宽比(AR)的内线圈部41和内线圈部42，并且可进一步改善直流电阻(Rdc)特性。
各向异性镀层62可通过调节电流密度、镀覆液的浓度、镀覆速度等被形成。
由于各向异性镀层62的上部呈圆形或弯曲形，设置在绝缘膜30和各向异性镀层62上的覆盖绝缘层31可沿各向异性镀层62的圆形或弯曲形表面形状被形成。
覆盖绝缘层31可通过化学气相沉积(CVD)法、使用具有低粘度的聚合物涂覆液的浸渍法等形成，但是不局限于此。
制造线圈电子组件的方法
图5A至图5F是示出根据示例性实施例的制造线圈电子组件的方法的顺序步骤的示图。
参照图5A至图5C，可准备基片20，并可在基片20上图案化基底导体层25。
通孔(未示出)可被形成在基片20中，并且所述通孔可通过使用机械钻孔或激光钻孔被形成，但是不局限于此。
激光钻孔可为例如CO2激光器或YAG激光器。
具体地，参照图5A，在通过进行无电镀覆或溅射法在基片20上形成基底导体层25之后，抗镀图案71可被形成。抗镀图案71可以螺旋图案被形成在基底导体层25上。
参照图5B，为了图案化基底导体层25，可执行刻蚀工艺。刻蚀工艺可从基片20的表面在未被抗镀图案71覆盖的区域中除去基底导体层25。
然后，如图5C中所示，图案化的基底导体层25可通过分离抗镀图案71的过程被形成在基片20上。随抗镀图案71的分离之后，图案化的基底导体层25可在基片20上形成螺旋图案。
基底导体层25的每个痕迹(trace)的宽度可为10μm至30μm，但是不局限于此。
然后，参照图5D，图案化的绝缘膜30可被形成在基片20上。
绝缘膜30可被形成在基片20的被暴露于图案化的基底导体层25的相邻的部分之间的区域上，以使得被图案化。如上面所提到的，图案化的基底导体层25可在基片20上形成螺旋图案。同样，基片20的被暴露于图案化的基底导体层25的相邻的部分之间的区域也可形成与图案化的基底导体层25的螺旋图案相交织的螺旋图案。例如，绝缘膜30也可以螺旋图案被形成，从而在基片的表面上描绘线圈图案。
绝缘膜30的宽度可为1μm至20μm，且其厚度不被具体限制，并可根据通过各向同性镀覆被形成的镀层61的所需的厚度被确定。在一示例中，绝缘膜30的宽度近似地等于基片20的被预期在图案化的基底导体层25的相邻的部分之间的宽度。例如，绝缘膜可被形成为厚度(从基片的表面被测量)等于或大于在线圈图案中的绝缘膜的相邻的绕组之间的间隔。在相同或另一示例中，绝缘膜可以被形成为具有10或更大的高宽比Tp/Wi，其中Tp是自基片的表面被测量的绝缘膜的厚度，以及Wi是平行于基片的表面被测量的绝缘膜的宽度。绝缘膜的厚度Tp可为200μm或更大，并且绝缘膜的宽度Wi可为1μm至20μm。
形成绝缘膜30的方法不被具体地限制，但是可通过形成电路的一般技术被进行。
此外，绝缘膜30是光敏绝缘膜，可由例如环氧树脂基材料形成，但是不局限于此。
此外，绝缘膜30可通过光刻胶(PR)的曝光和显影工艺被形成。
依次，由于图案化的绝缘膜30，形成或构造在后来的工艺中被形成的线圈部41和线圈部42的镀层61可不与形成磁性主体50的磁性材料直接接触。
由于绝缘膜30作为用于形成具有200μm或更大的厚度的镀层61的各向同性镀覆的坝(dam)，所以其实际厚度可被形成为200μm或更大(与基片20的绝缘膜30形成于其上的主表面正交地测量)。
参照图5E，镀层61可通过各向同性镀覆方法被形成在图案化的绝缘膜30之间。
镀层61的厚度可为200μm或更大，且其高宽比Tp/Wp可为1.0或更大。
镀层61可形成为具有200μm或更大的厚度Tp以及1.0或更大的高宽比Tp/Wp，并因此可实现具有高的高宽比(AR)的内线圈部41和内线圈部42。
镀层61可通过各向同性镀覆方法被形成在图案化的绝缘膜30之间，因此可克服被抗镀层的厚度引起的曝光限制，并且可实现具有200μm或更大的总厚度Tp的镀层。
参照图5F，覆盖绝缘层31可被形成在绝缘膜30和镀层61上。
覆盖绝缘层31可由与绝缘膜30的材料不同的材料形成。
此外，由于在设置绝缘膜30和位于绝缘膜30之间的镀层61之后，在绝缘膜30和镀层61上形成覆盖绝缘层31，所以由与绝缘膜30的材料不同的材料形成并且具有与绝缘膜30的形状不同的形状的覆盖绝缘层31可通过与绝缘膜30和镀层61之间的边界与绝缘膜30和镀层61相区分。
覆盖绝缘层31可通过丝网印刷法、诸如喷涂工艺、化学气相沉积(CVD)法的方法、使用具有低粘度的聚合物涂覆液的浸渍法等被形成，但是不局限于此。
在图5A至图5F中示出了基底导体层25，但其宽度可不等于如图5A至图5F中示出的这些，并且其实际宽度可更小。
图5A至图5F具有在基片20的一个表面上形成镀层61的方法的详细步骤。更一般地，为了形成诸如图1和图2中示出的那些结构，所述方法可包括在基片20的两个相对的表面的每个上形成镀层。就此而言，在基片20的一个表面上进行的上面所描述的步骤中的每个可以在基片20的两个相对的表面上进行。此外，所述方法可包括形成穿透基片20并使在基片20的两个相对的表面的每个上形成的镀层(例如，图1的形成线圈部41和线圈部42的镀层)相互电连接的导电通路(例如，图1中的45)的步骤。
图6是示出根据本公开示例性实施例的形成磁性主体的过程的示图。
参照图6，磁性片51a、磁性片51b、磁性片51c、磁性片51d、磁性片51e以及磁性片51f可被层压在形成第一内线圈部41和第二内线圈部42于其上的基片20之上和之下。
磁性片51a、磁性片51b、磁性片51c、磁性片51d、磁性片51e以及磁性片51f可以片式被制造。磁性片可通过以下步骤被形成：制造将例如磁性金属粉末的磁性材料与诸如热固性树脂的有机材料等混合的浆料，通过刮片法将所述浆料涂敷在载体膜上，然后干燥所涂敷的浆料。
在多个磁性片51a、磁性片51b、磁性片51c、磁性片51d、磁性片51e以及磁性片51f被层压之后，可通过用层压法或液静压法将层压的磁性片51a、磁性片51b、磁性片51c、磁性片51d、磁性片51e以及磁性片51f压缩和固化在包括绝缘基片20和第一内线圈部41以及第二内线圈部42的结构之上而形成磁性主体50。
除上面提到的描述外，将省略与上面描述过的根据示例性实施例的线圈电子组件的特性重叠的特性的描述。
用于安装线圈电子组件的板
图7是示出安装在印刷电路板上的图1的线圈电子组件的透视图。
根据示例性实施例的用于安装线圈电子组件的板1000可包括线圈电子组件100安装于其上的印刷电路板1100；以及第一电极垫1110和第二电极垫1120，在印刷电路板1100的上部表面上被形成为彼此分开。
这里，在线圈电子组件100的两个端表面上形成的第一外电极81和第二外电极82可通过焊料1130被电连接到印刷电路板1100。具体地，第一外电极81和第二外电极82可被设置在第一电极垫1110和第二电极垫1120上，并分别与其相接触。
所安装的线圈电子组件100的第一内线圈部41和第二内线圈部42可被设置为与印刷电路板1100的安装表面SM平行。印刷电路板1100的安装表面SM可为在其上具有第一电极垫1110和第二电极垫1120的表面。
除上面所提到的描述外，将省略与上面描述过的根据示例性实施例的线圈电子组件的特性重叠的特性的描述。
如上面所阐述的，根据示例性实施例，线圈部可被笔直地形成且不弯曲，以此可减少绝缘层没有被形成在线圈图案之间的空间中的缺陷。
根据示例性实施例，通过使外线圈图案和内线圈图案之间的厚度差一致，可增加内线圈部的横截面积，并可改善直流电阻(Rdc)特性。
此外，在各向异性镀层被增设于线圈部之上的情况下，由于可实现具有较大高宽比(AR)的结构，所以可进一步改善直流电阻(Rdc)特性。
虽然以上已经示出和描述了示例性实施例，但是对于本领域技术人员显而易见的是，可在不脱离由权利要求所限定的本发明的范围的情况下做出修改和变型。

Claims (20)

1.一种线圈电子组件，包括：
磁性主体，
其中，所述磁性主体包括基片、线圈部和覆盖绝缘层，所述线圈部包括设置在所述基片上的图案化的绝缘膜、设置在所述基片上的基底导体层、在所述基底导体层上形成在所述图案化的绝缘膜之间的第一镀层以及设置在所述第一镀层上的第二镀层，所述覆盖绝缘层设置在所述图案化的绝缘膜和所述第二镀层上，
其中，所述第一镀层的全部上表面接触所述第二镀层，
其中，所述基底导体层的两侧与所述图案化的绝缘膜接触，
其中，所述第一镀层的侧表面被所述图案化的绝缘膜覆盖，并且所述第二镀层被所述覆盖绝缘层覆盖。
2.根据权利要求1所述的线圈电子组件，其中，所述第二镀层的上表面呈圆形或弯曲形，所述覆盖绝缘层沿着所述第二镀层的圆形或弯曲形表面形状而形成。
3.根据权利要求2所述的线圈电子组件，其中，所述覆盖绝缘层利用与所述绝缘膜的材料不同的材料形成。
4.根据权利要求1所述的线圈电子组件，其中，所述第一镀层不包括内部界面。
5.根据权利要求1所述的线圈电子组件，其中，所述第一镀层呈矩形形状。
6.根据权利要求1所述的线圈电子组件，其中，所述第一镀层具有200μm或更大的厚度和1.0或更大的高宽比。
7.根据权利要求1所述的线圈电子组件，其中，所述绝缘膜具有1μm至20μm的宽度。
8.根据权利要求1所述的线圈电子组件，其中，所述第二镀层是各向异性镀层。
9.一种制造线圈电子组件的方法，所述方法包括以下步骤：
使基底导体层在基片上图案化；
使绝缘膜图案化为使得基底导体层被暴露；
通过执行镀覆而在图案化的绝缘膜之间在基底导体层上形成第一镀层；
通过执行各向异性镀覆而在第一镀层上形成第二镀层；以及
通过在其上形成有绝缘膜以及第一镀层和第二镀层的基片之上和之下堆叠磁性片形成磁性主体，
其中，所述第一镀层的全部上表面接触所述第二镀层，
其中，所述基底导体层的两侧与所述图案化的绝缘膜接触，
其中，所述方法还包括在形成磁性主体的步骤之前在绝缘膜和第二镀层上形成覆盖绝缘层的步骤，
其中，所述第一镀层的侧表面被所述图案化的绝缘膜覆盖，并且所述第二镀层被所述覆盖绝缘层覆盖。
10.根据权利要求9所述的方法，其中，所述第二镀层的上表面呈圆形或弯曲形，所述覆盖绝缘层沿着所述第二镀层的圆形或弯曲形表面形状而形成。
11.根据权利要求10所述的方法，其中，覆盖绝缘层利用与绝缘膜的材料不同的材料形成。
12.根据权利要求9所述的方法，其中，通过单次镀覆执行形成第一镀层的步骤。
13.根据权利要求9所述的方法，其中，第一镀层呈矩形形状。
14.根据权利要求9所述的方法，其中，第一镀层具有200μm或更大的厚度和1.0或更大的高宽比。
15.根据权利要求9所述的方法，其中，绝缘膜具有1μm至20μm的宽度。
16.根据权利要求9所述的方法，其中，形成第一镀层的步骤包括执行各向同性镀覆。
17.根据权利要求9所述的方法，其中，使基底导体层在基片上图案化的步骤包括在基片上形成基底导体层、在基底导体层上形成抗镀图案、执行刻蚀工艺以及使抗镀图案分离。
18.根据权利要求10所述的方法，其中，使用丝网印刷法、喷涂方法、化学气相沉积法或使用具有低粘度的聚合物涂覆液的浸渍法来执行形成覆盖绝缘层的步骤。
19.一种制造线圈电子组件的方法，所述方法包括以下步骤：
在基片上形成基底导体层；
在基底导体层上形成抗镀图案；
通过执行刻蚀工艺而使基底导体层图案化；
使抗镀图案分离；
在基片的暴露于基底导体层之间的部分上形成绝缘膜；
通过执行各向同性镀覆形成第一镀层；
通过执行各向异性镀覆形成第二镀层；
在绝缘膜和第二镀层上形成覆盖绝缘层；以及
通过在基片之上和之下堆叠磁性片来形成磁性主体，
其中，所述第一镀层的全部上表面接触所述第二镀层，
其中，所述基底导体层的两侧与所述绝缘膜接触，
其中，所述第一镀层的侧表面被所述绝缘膜覆盖，并且所述第二镀层被所述覆盖绝缘层覆盖。
20.根据权利要求19所述的方法，其中，使用曝光和显影工艺来执行形成绝缘膜的步骤。
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