CN110993253B - 线圈电子组件 - Google Patents

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Abstract

本发明提供一种线圈电子组件。所述线圈电子组件包括：磁性主体，其中，所述磁性主体包括基板和线圈部，所述线圈部包括设置在所述基板上的图案化的绝缘膜、通过镀覆形成在所述图案化的绝缘膜之间的第一镀层以及设置在所述第一镀层上的第二镀层。

Description

线圈电子组件
本申请是申请日为2016年09月23日、优先权日为2015年12月30日、申请号为201610848885.X的发明专利申请“线圈电子组件及其制造方法”的分案申请。
技术领域
本公开涉及一种线圈电子组件及其制造方法。
背景技术
作为一种片式电子组件的电感器是一种与电阻器和电容器一起构成电子电路以去除噪声的代表性的无源元件。
薄膜型电感器可通过以下步骤制造：通过镀覆形成内线圈部；使磁性粉末与树脂彼此混合的磁性粉末-树脂复合物硬化来制造磁性主体；然后在磁性主体的外表面上形成外电极。
作为电感器的一个主要性质的直流(DC)电阻(Rdc)可随着内线圈部的横截面积的增大而减小。此外，电感器的电感可随着磁通量通过的磁性材料的面积的增大而增大。
因此，为了减小DC电阻(Rdc)并提高电感，可增大内线圈部的横截面积和磁性材料的面积。
用于增大内线圈部的横截面积的方法的示例可包括增大线圈的宽度的方法和增大线圈的厚度的方法。
然而，当线圈的宽度增大时，相邻线圈之间产生短路的风险增大，并且可能对线圈的可实现的匝数造成限制，导致与效率有关的磁性材料的面积劣化。此外，可存在对于实现高容量产品的限制。
因此，应该增大线圈的厚度和宽度，以提供高的厚宽比(AR)结构的内线圈部。
内线圈部的厚宽比(AR)可意指通过使线圈的厚度除以线圈的宽度而获得的值。由于使线圈的厚度增大的量比线圈的宽度增大的量大，因此可实现较高的厚宽比(AR)。
然而，当根据现有技术通过执行图案镀覆方法(通过曝光和显影工艺使抗镀层被图案化且被镀覆)来形成线圈部时，为了增大线圈的厚度，抗镀层的厚度也需要增大。由于存在曝光工艺的限制(其中，由于抗镀层的厚度在厚度上增大而使抗镀层的下部不能被顺利地曝光)，因此可能难于增大线圈的厚度。
此外，为了保持厚的抗镀层的形式，抗镀层需要具有预定宽度或更大的宽度。由于抗镀层的宽度与相邻线圈之间的间距相对应，因此会增大相邻线圈之间的间距。结果是，在改善DC电阻(Rdc)和电感(Ls)特性上存在限制。
在现有技术中，为了解决根据抗镀膜的厚度的曝光限制，公开了以下工艺：在通过使抗镀膜曝光和显影形成第一抗镀图案之后形成第一镀覆导体图案；在通过使抗镀膜再次曝光和显影而在第一抗镀图案上形成第二抗镀图案之后形成第二镀覆导体图案。
然而，当通过仅执行图案镀覆方法来形成内线圈部时，在增大内线圈部的横截面积上存在限制。此外，由于相邻线圈之间的间距增大，因此难于改善DC电阻(Rdc)和电感(Ls)特性。
此外，为了形成具有高厚宽比(AR)的结构的线圈部，已经大体上尝试了通过将各向异性镀覆增设到通过各向同性镀覆获得的镀层上来实现线圈部的方法。
上面提到的各向异性镀覆方案可实现线圈在通过各向同性镀覆形成种子图案之后所需的剩余高度。根据上面提到的方案，由于线圈(为扇状)呈均匀地减小的形状，因此可能影响DC电阻(Rdc)的分布。
此外，根据上面提到的方案，由于线圈的形状是弯曲的，因此可能难以在线圈图案上形成绝缘层。因此，在线圈图案之间可能出现非绝缘空间，从而引起缺陷。
发明内容
本公开的一方面提供一种能够通过使线圈部之间的厚度差均匀而实现低直流(DC)电阻(Rdc)的线圈电子组件及其制造方法。
根据本公开的一方面，一种线圈电子组件包括磁性主体。所述磁性主体包括基板和线圈部，所述线圈部包括设置在所述基板上的图案化的绝缘膜、通过镀覆形成在所述图案化的绝缘膜之间的第一镀层以及设置在所述第一镀层上的第二镀层。
根据本公开的另一方面，一种制造线圈电子组件的方法包括：使基底导体层在基板上图案化；使绝缘膜图案化为使得基底导体层被暴露；通过对基底导体层执行镀覆而在图案化的绝缘膜之间形成第一镀层；通过在第一镀层上执行各向异性镀覆而形成第二镀层；通过在其上形成有绝缘膜以及第一镀层和第二镀层的基板之上和之下堆叠磁性片形成磁性主体。
根据本公开的另一方面，一种制造线圈电子组件的方法包括：在基板上形成基底导体层；在基底导体层上形成抗蚀图案；通过执行蚀刻工艺而使基底导体层图案化；使抗蚀图案分离；在基板的暴露于基底导体层之间的部分上形成绝缘膜；通过执行各向同性镀覆形成第一镀层；通过执行各向异性镀覆形成第二镀层；在绝缘膜和第二镀层上形成覆盖绝缘层；通过在基板之上和之下堆叠磁性片来形成磁性主体。
附图说明
通过下面结合附图进行的详细描述，本公开的上述和其它方面、特征和优点将会被更加清楚地理解，其中：
图1是示出根据本公开中的示例性实施例的线圈电子组件的内线圈部的使得线圈电子组件的内线圈部可见的示意性透视图；
图2是沿图1的I-I′线截取的剖视图；
图3是图2的“A”部分的示例的放大示意图；
图4A至图4G是顺序地示出根据本公开中的示例性实施例的制造线圈电子组件的方法的示图；以及
图5是示出根据本公开中的示例性实施例的形成磁性主体的工艺的示图。
具体实施方式
在下文中，将参照附图如下地描述本公开的实施例。
然而，本公开可按照多种不同的形式来举例说明，并且不应该被解释为局限于在此阐述的特定的实施例。更确切地说，这些实施例被提供为使得本公开将是彻底的和完整的，且将本公开的范围充分地传达给本领域的技术人员。
在整个说明书中，将被理解的是，当元件(诸如，层、区域或晶圆(基板))被称为“在”另一元件“上”、“连接到”另一元件或“结合到”另一元件时，其可直接“在”另一元件“上”、“连接到”另一元件或“结合到”另一元件，或者可存在介于它们之间的其它元件。相比而言，当元件被称为“直接在”另一元件“上”、“直接连接到”另一元件或“直接结合到”另一元件时，可不存在介于它们之间的其它元件或层。相同的标号始终指示相同的元件。如在此所使用的，术语“和/或”包括所列出的相关项的一项或更多项的任何以及全部组合。
将显而易见的是，尽管可在这里使用“第一”、“第二”、“第三”等术语来描述各个构件、组件、区域、层和/或部分，但是这些构件、组件、区域、层和/或部分不应受这些术语所限制。这些术语仅用于将一个构件、组件、区域、层或部分与另一个构件、组件、区域、层或部分相区分。因此，在不脱离示例性实施例的教导的情况下，以下讨论的第一构件、组件、区域、层或部分可被称为第二构件、组件、区域、层或部分。
为了便于描述，在这里可使用诸如“在……之上”、“上面”、“在……之下”和“下面”等的空间关系术语，以描述如附图所示的一个元件相对于其它一个(或多个)元件的关系。将理解的是，空间关系术语意图除了包括在附图中所描绘的方位之外，还包括装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为相对于其它元件或特征位于“上面”或“之上”的元件随后将定位为相对于其它元件或特征位于“下面”或“之下”。因此，术语“在……之上”可根据附图的特定方向而包括“在……之上”和“在……之下”两种方位。所述装置可被另外定位(旋转90度或处于其它方位)，并可对在这里使用的空间关系描述符做出相应的解释。
在此使用的术语仅描述特定实施例，而并非限制本公开。除非上下文另外清楚地指明，否则如在此所使用的单数的形式也意图包括复数的形式。还将理解的是，当该说明书中使用术语“包括”和/或“包含”时，列举存在所陈述的特征、整体、步骤、操作、构件、元件和/或它们组成的组，但不排除存在或添加一个或更多个其它特征、整体、步骤、操作、构件、元件和/或它们组成的组。
在下文中，将参照示出本公开的实施例的示意图描述本公开的实施例。在附图中，例如，可估计由于制造技术和/或公差而导致的所示出的形状的变型。因此，本公开的实施例不应该被解释为限于这里所示出的区域的特定形状，而应被解释为例如包括由制造导致的形状上的改变。下面的实施例也可由一个或它们的组合构成。
下面描述的本公开的内容可具有各种构造且这里仅提出需要的构造，但不限于此。
线圈电子组件
图1是示出根据本公开中的示例性实施例的线圈电子组件的使得线圈电子组件的内线圈部可见的示意性透视图。
参照图1，作为线圈电子组件100的示例，公开了电源电路的电力线中使用的薄膜型电感器。
根据本公开中的示例性实施例的线圈电子组件100可包括：磁性主体50；第一线圈部41和第二线圈部42，嵌入在磁性主体50中；第一外电极81和第二外电极82，设置在磁性主体50的外表面上，并且分别电连接到第一线圈部41和第二线圈部42。
在根据示例性实施例的线圈电子组件100中，“长度方向”指的是图1的“L”方向，“宽度方向”指的是图1的“W”方向，“厚度方向”指的是图1的“T”方向。
磁性主体50可形成线圈电子组件100的外观，并且可由任何材料形成而没有限制，只要所述材料显示出磁特性即可。例如，磁性主体50可通过设置铁氧体或磁性金属粉末形成。
铁氧体可以是例如Mn-Zn基铁氧体、Ni-Zn基铁氧体、Ni-Zn-Cu基铁氧体、Mn-Mg基铁氧体、Ba-基铁氧体、Li-基铁氧体等。
磁性金属粉末可包括从由铁(Fe)、硅(Si)、铬(Cr)、铝(Al)和镍(Ni)组成的组中选择的任意一种或更多种。例如，磁性金属粉末可包括Fe-Si-B-Cr基非晶态金属，但是不限于此。
磁性金属粉末可具有0.1μm至30μm的粒径，并可以以分散在环氧树脂或热固性树脂(诸如聚酰亚胺等)中的形式被包含。
呈线圈形状的第一线圈部41可形成在设置在磁性主体50中的基板20的第一表面上，呈线圈形状的第二线圈部42可形成在基板20的与基板20的第一表面背对的第二表面上。
第一线圈部41和第二线圈部42可通过执行电镀而形成。
基板20可由例如聚丙二醇(PPG)基板、铁氧体基板、金属基软磁性基板等形成。
基板20的中央部分可被穿透以形成孔，所述孔可用磁性材料填充，以形成芯部55。当用磁性材料填充芯部55时，可改善电感Ls。
第一线圈部41和第二线圈部42可形成为呈螺旋状，分别形成在基板20的第一表面和第二表面上的第一线圈部41和第二线圈部42可通过形成为穿透基板20的通路45而彼此电连接。
第一线圈部41和第二线圈部42以及通路45可包含具有优良导电性的金属。例如，第一线圈部41和第二线圈部42以及通路45可包含银(Ag)、钯(Pd)、铝(Al)、镍(Ni)、钛(Ti)、金(Au)、铜(Cu)、铂(Pt)或它们的合金。
根据本公开中的示例性实施例，线圈部具有通过以下步骤而呈高厚宽比(AR)的结构：利用具有小的厚度分布的各向同性镀覆，然后通过在各向同性镀层上增设各向异性镀覆而进一步增大厚宽比(AR)。
图2是沿图1的I-I′线截取的剖视图。
参照图2，根据示例性实施例的线圈电子组件可包括磁性主体50，其中，磁性主体50可包括基板20以及线圈部41和42，线圈部41和42分别包括设置在基板20上的图案化的绝缘膜30、通过镀覆而形成在图案化的绝缘膜30之间的第一镀层61以及设置在第一镀层61上的第二镀层62。
第一镀层61可通过具有小的厚度分布的各向同性镀覆形成，并可通过单次镀覆(single plating)形成。
由于第一镀层61通过单次镀覆形成，因此不会出现当通过两次或更多次镀覆形成第一镀层61时所出现的内部界面(即，将镀层分成两层或更多层的至少一个内部界面)。
内部界面会引起线圈电子组件中DC电阻(Rdc)特性和电气特性的劣化。
因此，根据示例性实施例，由于第一镀层61通过单次镀覆形成，因此可改善DC电阻(Rdc)特性和电气特性。
然而，第一镀层61的构造不限于此，第一镀层61还可被构造为各种镀层。
第一镀层61可通过具有小的厚度分布的各向同性镀覆来形成，其中，各向同性镀覆可意指镀层的宽度和厚度同时生长的镀覆方法，并且是一种与各向异性镀覆方法形成对比的技术，其中，在各向异性镀覆方法中，镀层在镀层的宽度方向上和其厚度方向上镀覆的生长速度不同。
此外，由于第一镀层61通过各向同性镀覆而形成在图案化的绝缘膜30之间，因此其形状可以呈矩形形状。然而，第一镀层61的形状可通过工艺变化而略微地改变。
由于第一镀层61呈矩形形状，因此可增大线圈部的横截面积，并且可增大磁性材料的面积，从而减小DC电阻(Rdc)并提高电感。
此外，由于线圈部的厚度与宽度的比增大，因此可实现具有高厚宽比(AR)的结构，从而增大线圈部的横截面积并改善DC电阻(Rdc)特性。
根据示例性实施例，磁性主体50可包括设置在基板20上的图案化的绝缘膜30。
在一般的线圈电子组件的情况下，在将线圈部形成在基板上之后，可形成覆盖线圈部的绝缘膜。
然而，根据示例性实施例，为了通过使线圈部的厚度差均匀而实现低DC电阻(Rdc)，并且通过笔直而不弯曲地形成线圈部来减少绝缘层未形成在线圈图案之间的空间中的缺陷，可在形成第一镀层61之前使绝缘膜30在基板20上图案化。
具体地说，通过使绝缘膜30图案化为具有窄的宽度和厚的厚度，以使第一镀层61具有高厚宽比(AR)，可在图案化的绝缘膜30之间执行各向同性镀覆工艺，从而实现具有高厚宽比(AR)的第一镀层61。
绝缘膜30是光敏绝缘膜，可由例如环氧基材料形成，但是不限于此。
此外，绝缘膜30可通过光刻胶(PR)的曝光和显影工艺形成。
由于具有图案化的绝缘膜30，因此构成线圈部41和42的第一镀层61可不与形成磁性主体50的磁性材料直接接触。
下面将对根据示例性实施例的形成图案化的绝缘膜30和设置在图案化的绝缘膜30之间的镀层61的详细过程进行描述。
根据示例性实施例，第二镀层62可设置在第一镀层61上。
第二镀层62可以是通过其中在第二镀层62的宽度方向和其厚度方向上镀覆的生长速度不同的各向异性镀覆方法而形成的各向异性镀层。
第二镀层62(是各向异性镀层)可以是在其宽度方向上的生长被抑制而在其厚度方向上的生长相当大的镀层。
同样，第二镀层62(是各向异性镀层)还形成在作为各向同性镀层的第一镀层61上，因此，可实现具有较高的厚宽比(AR)的内线圈部41和42，并且可进一步改善DC电阻(Rdc)特性。
第二镀层62(是各向异性镀层)可通过调节电流密度、镀覆溶液的浓度、镀覆速度等来形成。
由于第二镀层62的上部呈圆形或弯曲形，因此设置在绝缘膜30和第二镀层62上的覆盖绝缘层31可根据第二镀层62的表面形状而形成。
根据示例性实施例，磁性主体50还可包括设置在绝缘膜30和第二镀层62上的覆盖绝缘层31。
覆盖绝缘层31可由与绝缘膜30的材料不同的材料形成。
此外，由于在设置了图案化的绝缘膜30以及位于图案化的绝缘膜30之间的第一镀层61并且在第一镀层61上设置了第二镀层62之后，在绝缘膜30和第二镀层62上形成覆盖绝缘层31，因此由与绝缘膜30的材料不同的材料形成且具有与绝缘膜30的形状不同的形状的覆盖绝缘层31可通过绝缘膜30和第二镀层62之间的边界而与绝缘膜30和第二镀层62区分开。
形成在基板20的一个表面上的第一线圈部41的一个端部可暴露到磁性主体50的在磁性主体50的长度L方向上的一个端表面，形成在基板20的另一表面上的第二线圈部42的一个端部可暴露到磁性主体50的在磁性主体50的长度L方向上的另一端表面。
然而，第一线圈部41和第二线圈部42中的每个的一个端部不限于此。例如，第一线圈部41和第二线圈部42中的每个的一个端部可暴露到磁性主体50的至少一个表面。
第一外电极81和第二外电极82可形成在磁性主体50的外表面上，以分别连接到暴露于磁性主体50的端表面的第一线圈部41和第二线圈部42。
图3是沿图2的“A”部分的示例的放大示意图。
参照图3，根据示例性实施例的线圈部41可包括：基底导体层25，设置在基板20上；第一镀层61，设置在基板20上，并且通过镀覆在图案化的绝缘膜30之间形成在基底导体层25上；第二镀层62，是在第一镀层61上的各向异性镀层；覆盖绝缘层31，设置在绝缘膜30和第二镀层62上。
基底导体层25可通过以下步骤形成：在基板20上执行无电镀覆或溅射法，并且在基板20上形成抗蚀图案，然后执行蚀刻工艺和抗蚀图案分离工艺。
基底导体层25的宽度(Wp)可以是10μm至30μm，但不限于此。
绝缘膜30的宽度可以是1μm至20μm，其厚度不受具体限制且可以根据通过各向同性镀覆形成的第一镀层61的厚度需要来确定。
形成绝缘膜30的方法不受具体限制，可以通过形成电路的通用技术来执行。
第一镀层61的厚度Tp可以是200μm或更大，其厚宽比Tp/Wp可以是1.0或更大。
第一镀层61形成为具有200μm或更大的厚度Tp以及1.0或更大的厚宽比Tp/Wp，因此可实现具有高厚宽比(AR)的内线圈部41和42。
由于第一镀层61通过各向同性镀覆方法形成在图案化的绝缘膜30之间，因此可以克服由抗镀层的厚度导致的曝光限制，并且可实现作为具有200μm或更大的总厚度Tp的各向同性镀层的第一镀层61。
此外，第一镀层61的厚宽比Tp/Wp可以是1.0或更大，但是根据示例性实施例，由于第一镀层61的宽度与基底导体层25的宽度相似，因此可实现3.0或更大的高厚宽比。
同样，根据示例性实施例，由于第一镀层61通过各向同性镀覆在图案化的绝缘膜30之间形成在基底导体层25上，因此线圈部可笔直地形成而不弯曲，从而可减少在线圈图案之间的空间中没有形成绝缘层的缺陷。
此外，由于外线圈图案与内线圈图案之间的厚度差可被形成为均匀的，因此可增大内线圈部的横截面积，并且可改善DC电阻(Rdc)特性。
覆盖绝缘层31可通过化学气相沉积(CVD)法、使用具有低粘度的聚合物涂覆液的浸渍法等形成，但不限于此。
制造线圈电子组件的方法
图4A至图4G是顺序地示出根据本公开中的示例性实施例的制造线圈电子组件的方法的示图。
参照图4A至4C，可准备基板20，并且可使基底导体层25在基板20上图案化。
可在基板20中形成过孔(未示出)，所述过孔可通过使用机械钻机或激光钻机形成，但是不限于此。
激光钻机可以是例如CO2激光器或YAG激光器。
具体地，参照图4A，在通过在基板20上执行无电镀覆或溅射法形成基底导体层25之后，可形成抗蚀图案71。
参照图4B，为了使基底导体层25图案化，可执行蚀刻工艺。
接着，如图4C中所示，可通过分离抗蚀图案71的工艺，在基板20上形成图案化的基底导体层25。
基底导体层25的宽度(Wp)可以是10μm至30μm，但是不限于此。
接着，参照图4D，可在基板20上形成图案化的绝缘膜30。
绝缘膜30可形成在暴露于图案化的基底导体层25之间的基板20上，从而被图案化。
绝缘膜30的宽度Wi可以是1μm至20μm，并且其厚度不受具体限制，可根据通过各向同性镀覆形成的第一镀层61的需要厚度来确定。
形成绝缘膜30的方法不受具体限制，可通过形成电路的通用技术来执行。
此外，绝缘膜30可以是光敏绝缘膜。例如，绝缘膜30可由环氧基材料形成，但是不限于此。
此外，绝缘膜30可通过光刻胶(PR)的曝光和显影工艺形成。
由于具有图案化的绝缘膜30，在下面的操作中形成的构成线圈部41和42的第一镀层61可不与形成磁性主体50的磁性材料直接接触。
由于绝缘膜30用作用于形成具有200μm或更大的厚度的第一镀层61的各向同性镀覆的坝(dam)，所以其实际厚度可以是200μm或更大。
参照图4E，第一镀层61可通过各向同性镀覆方法形成在图案化的绝缘膜30之间。
第一镀层61的厚度可以是200μm或更大。
第一镀层61可具有200μm或更大的厚度和高的厚宽比(AR)。
第一镀层61通过各向同性镀覆方法形成在图案化的绝缘膜30之间，因此可以克服由抗镀层的厚度导致的曝光限制，并且可实现具有200μm或更大的总厚度Tp的第一镀层61。
参照图4F，第二镀层62可通过各向异性镀覆方法形成在第一镀层61上。
通过各向异性镀覆方法形成第二镀层62的方法可通过调节电流密度、镀覆溶液的浓度、镀覆速度等来执行。
作为各向异性镀层的第二镀层62可通过调节电流密度、镀覆溶液的浓度、镀覆速度等而形成为使得在第二镀层62的宽度方向上的生长被抑制而在其厚度方向上的生长相当大。
作为各向异性镀层的第二镀层62可形成在第一镀层61上，以具有1.0或更大的厚宽比Tp/Wp，因此可实现具有高厚宽比(AR)的内线圈部41和42。
第一镀层61可通过各向同性镀覆方法形成在图案化的绝缘膜30之间，作为各向异性镀层的第二镀层62可形成在第一镀层61上。因此，可以克服由抗镀层的厚度导致的曝光限制，并且可实现具有200μm或更大的总厚度的第一镀层61和第二镀层62。
参照图4G，可在绝缘膜30和第二镀层62上形成覆盖绝缘层31。
覆盖绝缘层31可由与绝缘膜30的材料不同的材料形成。
此外，由于在设置了图案化的绝缘膜30以及位于图案化的绝缘膜30之间的第一镀层61且在第一镀层61上设置第二镀层62之后、在绝缘膜30和第二镀层62上形成覆盖绝缘层31，因此由与绝缘膜30的材料不同的材料形成且具有与绝缘膜30的形状不同的形状的覆盖绝缘层31可通过绝缘膜30与第二镀层62之间的边界而与绝缘膜30和第二镀层62区分开。
覆盖绝缘层31可通过丝网印刷法、诸如喷涂工艺、化学气相沉积(CVD)法的方法、使用具有低粘度的聚合物涂覆液的浸渍法等来形成，但是不限于此。
在图4A至图4F中，示出了基底导体层25，但基底导体层25的宽度不一定等于图4A至图4G中所示的宽度，其实际宽度可以更小。
图5是示出根据本公开中的示例性实施例的形成磁性主体的工艺的示图。
参照图5，磁性片51a、51b、51c、51d、51e和51f可堆叠在其上分别形成有内线圈部41和42的基板20之上和之下。
磁性片51a、51b、51c、51d、51e和51f可通过以下步骤以片式制造：通过将磁性材料(例如磁性金属粉末)与有机材料(诸如热固性树脂等)混合来制造浆料，通过刮片法将所述浆料涂敷在载体膜上，然后干燥所涂敷的浆料。
在堆叠多个磁性片51a、51b、51c、51d、51e和51f之后，可通过利用层压法或静液压制法对所堆叠的磁性片51a、51b、51c、51d、51e和51f进行压制和固化，从而形成磁性主体50。
除了上面所提到的描述之外，将省略与上面所描述的根据示例性实施例的线圈电子组件的特征重复的特征的描述。
如上面所阐述的，根据本公开中的示例性实施例，线圈部可笔直地形成而不弯曲，从而减少诸如绝缘层未形成在线圈图案之间的空间中的缺陷的出现。
根据本公开中的示例性实施例，通过使外线圈图案与内线圈图案之间的厚度差均匀，可增大内线圈部的横截面积，并可改善DC电阻(Rdc)特性。
此外，在将各向异性镀层增设于线圈部上的情况下，可实现具有较高厚宽比(AR)的结构，从而可进一步改善DC电阻(Rdc)特性。
虽然上面已经示出和描述了示例性实施例，但是对于本领域技术人员显而易见的是，在不脱离由附加的权利要求所限定的本发明的范围的情况下，可以做出修改和变型。

Claims (6)

1.一种线圈电子组件，包括：
磁性主体，
其中，所述磁性主体包括基板和线圈部，所述线圈部包括设置在所述基板上的图案化的绝缘膜、设置在所述基板上的基底导体层、形成在所述图案化的绝缘膜之间的第一镀层以及直接设置在所述第一镀层上且具有包括圆形表面的上表面的第二镀层，
其中，所述基板的表面上的所述第一镀层和所述第二镀层的总厚度超过所述基板的所述表面上的所述图案化的绝缘膜的高度，所述第一镀层和所述第二镀层均具有1.0或更大的厚宽比，
其中，所述磁性主体还包括设置在所述图案化的绝缘膜和所述第二镀层上的覆盖绝缘层，所述覆盖绝缘层由与所述图案化的绝缘膜的材料不同的材料形成，
其中，所述图案化的绝缘膜覆盖所述第一镀层的侧表面，所述覆盖绝缘层覆盖所述第二镀层的所述圆形表面并且根据所述第二镀层的所述圆形表面形成。
2.根据权利要求1所述的线圈电子组件，其中，所述第一镀层不包括内部界面。
3.根据权利要求1所述的线圈电子组件，其中，所述第一镀层呈矩形形状。
4.根据权利要求1所述的线圈电子组件，其中，所述第一镀层具有200μm或更大的厚度。
5.根据权利要求1所述的线圈电子组件，其中，所述绝缘膜具有1μm至20μm的宽度。
6.根据权利要求1所述的线圈电子组件，其中，所述第二镀层是各向异性镀层。
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