KR101474166B1 - 칩 전자부품 및 그 제조방법 - Google Patents
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Abstract
본 발명은 칩 전자부품 및 그 제조방법에 관한 것으로, 보다 상세하게는 내부 코일 패턴의 하부 측면까지도 절연층을 형성하도록 하여 외부 자성체 재료와 코일 패턴이 직접 접촉하지 않으며, 이에 따라 고주파에서 인덕턴스(Inductance)가 낮아지는 파형 불량을 방지할 수 있는 칩 전자부품 및 그 제조방법에 관한 것이다.
Description
본 발명은 칩 전자부품 및 그 제조방법에 관한 것으로, 보다 상세하게는 IT 디바이스 등에 구비되어 노이즈(Noise)를 제거할 수 있는 칩 인덕터에 관련된다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.
최근 들어, 각종 통신 디바이스 또는 디스플레이 디바이스 등 IT 디바이스의 소형화 및 박막화가 가속화되고 있는데, 이러한 IT 디바이스에 채용되는 인덕터, 캐패시터, 트랜지스터 등의 각종 소자들 또한 소형화 및 박형화하기 위한 연구가 지속적으로 이루어지고 있다. 이에, 인덕터도 소형이면서 고밀도의 자동 표면 실장이 가능한 칩으로의 전환이 급속도로 이루어져 왔으며, 박막의 절연 기판의 상하면에 도금으로 형성되는 코일 패턴 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 인덕터의 개발이 이어지고 있다.
이러한 박막형 인덕터는 절연 기판 상에 코일 패턴을 형성한 후 외부 자성체 재료와의 접촉을 방지하기 위하여 절연층을 형성시킨다. 그러나, 종래에는 코일 패턴의 상부에는 절연층이 형성되나 코일 패턴의 측면 하부에는 절연층이 형성되지 않아 자성체 재료인 금속자성체 등과의 직접적인 접촉으로 인하여 누설 전류가 발생하는 문제점이 있었다. 이에 따라 1MHz에서는 인덕턴스(Inductance)가 정상이나 고주파에서 인덕턴스(Inductance)가 급격히 낮아져 파형 불량이 발생하였다.
도 1은 종래의 박막형 인덕터의 절연층이 형성된 코일 패턴 부분을 확대 관찰한 SEM 사진이다. 도 1을 참조하면, 코일 패턴의 하부에는 절연층이 형성되지 않아 코일 패턴이 자성체 재료와 직접 접촉하고 있는 것을 확인할 수 있다.
아래의 특허문헌 1 및 특허문헌 2는 절연 기판 상하면에 도금으로 내부 코일 패턴을 형성하는 박막형 인덕터를 개시하고 있으나, 특허문헌 1 및 특허문헌 2에 개시된 공정으로는 코일 패턴의 하부까지 절연층을 형성하는데에는 한계가 있는 문제가 있었다.
본 발명에 따른 일 실시형태의 목적은 내부 코일 패턴의 하부 측면까지도 절연층을 형성하도록 하여 외부 자성체 재료와 코일 패턴이 직접 접촉하지 않으며, 이에 따라 고주파에서의 파형 불량을 방지할 수 있는 칩 전자부품 및 그 제조방법에 관한 것이다.
상술한 과제를 해결하기 위하여 본 발명의 일 실시형태는,
절연 기판을 포함하는 자성체 본체; 상기 절연 기판의 적어도 일면에 형성되는 내부 도체 패턴부; 상기 내부 도체 패턴부를 피복하는 절연층; 및 상기 자성체 본체의 적어도 일 단면에 형성되며, 상기 내부 도체 패턴부와 접속하는 외부전극;을 포함하며, 상기 절연층은 상기 내부 도체 패턴부의 상부를 피복하는 제 1 절연층과 상기 내부 도체 패턴부의 측면을 피복하는 제 2 절연층을 포함하는 칩 전자부품을 제공한다.
상기 내부 도체 패턴부의 두께를 t라 하면, 상기 내부 도체 패턴부의 측면에 형성되는 제 2 절연층은 내부 도체 패턴부의 측면 하부로부터 0.15t 내지 0.85t의 높이로 형성될 수 있다.
상기 제 2 절연층이 상기 내부 도체 패턴부의 상부에 형성되는 제 1 절연층 상에도 형성될 수 있다.
상기 제 1 절연층 상에 형성되는 제 2 절연층은 0.1 내지 10.5㎛ 두께로 형성될 수 있다.
상기 내부 도체 패턴부를 형성하는 도체 패턴 사이는 제 1 절연층을 포함할 수 있다.
상기 제 1 절연층은 포토레지스트(photo resist, PR)을 포함할 수 있다.
상기 제 2 절연층은 노볼락(Novolac) 계열 에폭시(epoxy) 수지 및 러버(rubber)계 고분자 에폭시(epoxy) 수지로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
상기 내부 도체 패턴부는 제 1 절연층 및 제 2 절연층으로 모두 피복되어 자성체 본체를 이루는 자성체 재료와 직접 접촉되지 않을 수 있다.
또한, 본 발명의 다른 일 실시형태는 절연 기판의 적어도 일면에 내부 도체 패턴부를 형성하는 단계; 상기 내부 도체 패턴부를 피복하는 절연층을 형성하는 단계; 상기 내부 도체 패턴부가 형성된 절연 기판의 상부 및 하부에 자성체 층을 적층하여 자성체 본체를 형성하는 단계; 및 상기 자성체 본체의 적어도 일 단면에 상기 내부 도체 패턴부와 접속되도록 외부전극을 형성하는 단계;를 포함하며, 상기 절연층을 형성하는 단계는, 상기 내부 도체 패턴부의 상부를 피복하는 제 1 절연층을 형성하고, 상기 내부 도체 패턴부의 측면을 피복하도록 제 2 절연층을 형성하는 공정을 포함하는 칩 전자부품의 제조방법을 제공한다.
상기 제 2 절연층을 형성하는 공정은 상기 내부 도체 패턴부를 제 2 절연층을 형성할 수지에 함침한 후 진공 처리할 수 있다.
상기 수지는 노볼락(Novolac) 계열 에폭시(epoxy) 수지 및 러버(rubber)계 고분자 에폭시(epoxy) 수지로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
상기 진공 처리는 85 내지 0 torr가 되도록 수행할 수 있다.
상기 수지에 함침한 후 진공 처리하는 시간은 2 내지 10 분일 수 있다.
상기 내부 도체 패턴부의 두께를 t라 하면, 상기 내부 도체 패턴부의 측면에 형성되는 제 2 절연층은 내부 도체 패턴부의 측면 하부로부터 0.15t 내지 0.85t의 높이가 되도록 형성할 수 있다.
상기 제 2 절연층을 상기 내부 도체 패턴부의 상부에 형성되는 제 1 절연층 상에도 형성할 수 있다.
상기 내부 도체 패턴부를 형성하는 도체 패턴 사이는 제 1 절연층을 형성할 수 있다.
본 발명의 일 실시형태의 칩 전자부품 및 그 제조방법에 의하면, 내부 코일 패턴의 하부 측면까지도 절연층을 형성하도록 하여 외부 자성체 재료와 코일 패턴이 직접 접촉하지 않으며, 이에 따라 고주파에서 인덕턴스(Inductance)가 낮아지는 파형 불량을 방지할 수 있다.
도 1은 종래의 박막형 인덕터의 절연층이 형성된 코일 패턴 부분을 확대 관찰한 SEM 사진이다.
도 2는 본 발명의 일 실시형태의 칩 전자부품의 내부 코일 패턴이 나타나게 도시한 개략 사시도이다.
도 3은 도 2의 I-I'선에 의한 단면도이다.
도 4는 도 3의 A 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 5는 A 부분의 다른 일 실시형태를 확대하여 도시한 개략도이다.
도 6은 본 발명의 일 실시형태의 박막형 인덕터의 절연층이 형성된 코일 패턴 부분을 확대 관찰한 SEM 사진이다.
도 7은 본 발명의 일 실시형태의 칩 전자부품의 제조공정을 나타내는 공정도이다.
도 2는 본 발명의 일 실시형태의 칩 전자부품의 내부 코일 패턴이 나타나게 도시한 개략 사시도이다.
도 3은 도 2의 I-I'선에 의한 단면도이다.
도 4는 도 3의 A 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 5는 A 부분의 다른 일 실시형태를 확대하여 도시한 개략도이다.
도 6은 본 발명의 일 실시형태의 박막형 인덕터의 절연층이 형성된 코일 패턴 부분을 확대 관찰한 SEM 사진이다.
도 7은 본 발명의 일 실시형태의 칩 전자부품의 제조공정을 나타내는 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만 이에 제한되는 것은 아니다.
도 2는 본 발명의 일 실시형태의 칩 전자부품의 내부 코일 패턴이 나타나게 도시한 개략 사시도이며, 도 3은 도 2의 I-I'선에 의한 단면도이고, 도 4는 도 3의 A 부분의 일 실시형태를 확대하여 도시한 개략도이며, 도 5는 A 부분의 다른 일 실시형태를 확대하여 도시한 개략도이다.
도 2 내지 도 5를 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 칩 인덕터(100)가 개시된다. 상기 칩 전자부품은 칩 인덕터 이외에도 칩 비즈(chip beads), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.
상기 박막형 인덕터(100)는 자성체 본체(50), 절연 기판(23), 내부 도체 패턴부(42, 44), 절연층(30) 및 외부전극(80)을 포함한다.
자성체 본체(50)는 박막형 인덕터(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않으며 예를 들어, 페라이트 또는 금속계 연자성 재료가 충진되어 형성될 수 있다. 상기 페라이트로, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등을 이용할 수 있고, 상기 금속계 연자성 재료로, Fe-Si-B-Cr 계 비정질 금속 파우더 재료를 이용할 수 있으며, 이에 제한되는 것은 아니다.
자성체 본체(50)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 2에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 상기 자성체 본체(50)는 길이 방향의 길이가 폭 방향의 길이보다 큰 직 육면체의 형상을 가질 수 있다.
상기 자성체 본체(50)의 내부에 형성되는 절연 기판(23)은 얇은 박막으로 형성되고, 도금으로 내부 도체 패턴부(42, 44)를 형성할 수 있는 재질이라면 특별하게 제한되지 않으며 예를 들어, PCB 기판, 페라이트 기판, 금속계 연자성 기판 등으로 형성될 수 있다.
상기 절연 기판(23)의 중앙부는 관통되어 홀을 형성하고, 상기 홀은 페라이트 또는 금속계 연자성 재료 등의 자성체로 충진되어 코어부(71)를 형성할 수 있다. 자성체로 충진되는 코어부(71)를 형성함에 따라 인덕턴스(Inductance, L)를 향상시킬 수 있다.
상기 절연 기판(23)의 일면에 코일 형상의 패턴을 가지는 내부 도체 패턴부(42)가 형성될 수 있으며, 상기 절연 기판(23)의 반대 면에도 코일 형상의 패턴을 가지는 내부 도체 패턴부(44)가 형성될 수 있다.
상기 내부 도체 패턴부(42, 44)는 스파이럴(spiral) 형상의 코일 패턴을 포함할 수 있으며, 상기 절연 기판(23)의 일면과 반대 면에 형성되는 내부 도체 패턴부(42, 44)는 상기 절연 기판(23)에 형성되는 비아 전극(46)을 통해 전기적으로 접속될 수 있다.
상기 내부 도체 패턴부(42, 44) 및 비아 전극(46)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al) 또는 이들의 합금 등으로 형성될 수 있다.
상기 내부 도체 패턴부(42, 44)는 절연층(30)으로 피복될 수 있으며, 상기 절연층(30)은 내부 도체 패턴부(42, 44)의 상부를 피복하는 제 1 절연층(31) 및 내부 도체 패턴부(42, 44)의 측면을 피복하는 제 2 절연층(32)을 포함할 수 있다.
상기 제 1 절연층(31)은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있으며, 이를 통해 내부 도체 패턴부(42, 44)의 상부에 피복될 수 있다. 포토레지스트(PR)의 노광, 현상 공정으로 제 1 절연층(31)을 형성한 경우 제 1 절연층(31)은 포토레지스트(PR)를 포함할 수 있다.
이와 같이 종래의 절연층 형성 공정을 통한 제 1 절연층(31)은 내부 도체 패턴부(42, 44)의 상부에 형성되며, 내부 도체 패턴부(42, 44)의 측면 하부까지는 형성되지 못하여 내부 도체 패턴부(42, 44)의 측면 하부가 자성체 본체(50)를 이루는 자성체 재료와 직접 접촉되도록 노출되었었다.
이에 본 발명의 일 실시형태는 내부 도체 패턴부(42, 44)의 측면 하부에 형성되는 제 2 절연층(32)을 더 포함함으로써 내부 도체 패턴부(42, 44)가 자성체 재료와 직접 접촉하여 누설 전류가 발생하고 고주파에서 인덕턴스(Inductance)가 낮아지는 파형 불량이 발생하는 것을 방지하게 되었다.
제 2 절연층(32)은 제 1 절연층(31)을 형성한 후, 에폭시(epoxy)계 수지 등을 사용하는 진공 딥핑(dipping) 공정을 추가로 수행하여 형성할 수 있다.
상기 제 2 절연층(32)은 노볼락(Novolac) 계열 에폭시(epoxy) 수지 또는 러버(rubber)계 고분자 에폭시(epoxy) 수지의 단독 또는 혼합 형태를 포함할 수 있으며, 이에 특별히 제한되지는 않는다.
상기 러버(rubber)계 고분자 에폭시(epoxy) 수지는 분자량 15000 이상이 바람직하며, 상기 고분자는 페녹시 수지, 폴리이미드 수지, 폴리아미드이미드(PAI) 수지, 폴리에테르이미드(PEI) 수지, 폴리설폰(PS) 수지, 폴리에테르설폰(PES) 수지, 폴리페닐렌에테르(PPE) 수지, 폴리카보네이트(PC) 수지, 폴리에테르에테르케톤(PEEK) 수지 또는 폴리에스테르 수지의 단독 또는 혼합 형태일 수 있다.
또한, 제 2 절연층(32)은 러버(rubber)계 인성 강화제(toughening agent)를 더 포함할 수 있으며, 상기 인성 강화제의 함량은 에폭시(epoxy)계 수지의 1 내지 30 PHR(part per hundred resin)일 수 있다.
제 2 절연층(32)은 제 1 절연층(31)로 피복되지 못한 내부 도체 패턴부(42, 44)의 측면 하부에 형성될 수 있다. 이때, 내부 도체 패턴부(42, 44)의 측면 하부는 내부 도체 패턴부(42, 44)를 형성하는 코일 패턴의 최외곽 턴의 측면 하부 및 코어부(71)와 접하는 최내각 턴의 측면 하부를 포함할 수 있다. 상기 내부 도체 패턴부(42, 44)를 형성하는 도체 패턴 사이에는 제 1 절연층(31)을 포함할 수 있다.
상기 내부 도체 패턴부(42, 44)의 가장 두꺼운 부분을 내부 도체 패턴부(42, 44)의 두께 t라 하면, 상기 내부 도체 패턴부의 측면에 형성되는 제 2 절연층은 내부 도체 패턴부의 측면 하부로부터 0.15t 내지 0.85t의 높이로 형성될 수 있다. 이때, 상기 내부 도체 패턴부(42, 44)의 두께 t는 60 내지 300 ㎛ 일 수 있다.
또한, 상기 제 2 절연층(32)은 상기 내부 도체 패턴부(42, 44)의 상부에 형성되는 제 1 절연층(31) 상에도 형성될 수 있으며, 제 1 절연층(31) 상에 형성되는 제 2 절연층(32)은 0.1 내지 10.5㎛ 두께로 형성될 수 있다.
이와 같이 본 발명의 일 실시형태에 따른 내부 도체 패턴부(42, 44)는 제 1 절연층(31) 및 제 2 절연층(32)으로 모두 피복되어 자성체 본체(50)를 이루는 자성체 재료와 직접 접촉되지 않을 수 있다.
절연 기판(23)의 일면에 형성되는 내부 도체 패턴부(42)의 일 단부는 자성체 본체(50)의 길이 방향의 일 단면으로 노출될 수 있으며, 절연 기판(23)의 반대 면에 형성되는 내부 도체 패턴부(44)의 일 단부는 자성체 본체(50)의 길이 방향의 타 단면으로 노출될 수 있다.
상기 자성체 본체(50)의 길이 방향의 양 단면으로 노출되는 상기 내부 도체 패턴부(42, 44)와 접속하도록 길이 방향의 양 단면에는 외부 전극(80)이 형성될 수 있다. 상기 외부 전극(80)은 상기 자성체 본체(50)의 두께 방향의 양 단면 및/또는 폭 방향의 양 단면으로 연장되어 형성될 수 있다.
상기 외부 전극(80)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
칩 전자부품의 제조방법
도 7은 본 발명의 일 실시형태의 칩 전자부품의 제조공정을 나타내는 공정도이다.
도 7을 참조하면 먼저, 절연기판에 내부 도체 패턴부를 형성한다.(S1)
얇은 박막의 절연 기판 상에 전기 도금법 등으로 내부 도체 패턴부를 형성할 수 있다. 이때, 상기 절연 기판은 특별하게 제한되지 않으며 예를 들어, PCB 기판, 페라이트 기판, 금속계 연자성 기판 등을 사용할 수 있으며, 40 내지 100 ㎛의 두께일 수 있다.
상기 내부 도체 패턴부의 형성 방법으로는 예를 들면, 전기 도금법을 들 수 있지만 이에 제한되지는 않으며, 내부 도체 패턴부는 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있고 예를 들어, 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al) 또는 이들의 합금 등을 사용할 수 있다.
상기 절연 기판의 일부에는 홀을 형성하고 전도성 물질을 충진하여 비아 전극을 형성할 수 있으며, 상기 비아 전극을 통해 절연 기판의 일면과 반대 면에 형성되는 내부 도체 패턴부를 전기적으로 접속시킬 수 있다.
상기 절연 기판의 중앙부에는 드릴, 레이저, 샌드 블래스트, 펀칭 가공 등을 수행하여 절연 기판을 관통하는 홀을 형성할 수 있다.
다음으로, 절연 기판의 일면 및 반대 면에 형성된 내부 도체 패턴부를 피복하는 제 1 절연층을 형성할 수 있다.(S2)
상기 제 1 절연층을 형성하는 방법으로는 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있으며, 이에 제한되지는 않는다. 이를 통해 제 1 절연층은 내부 도체 패턴부의 상부에 피복될 수 있다.
이와 같이 종래의 절연층 형성 공정을 통해 형성되는 제 1 절연층은 내부 도체 패턴부의 상부에 형성되며, 내부 도체 패턴부의 측면 하부까지는 형성되지 못하여 내부 도체 패턴부의 측면 하부가 자성체 본체를 이루는 자성체 재료와 직접 접촉되도록 노출되었었다.
이에 본 발명의 일 실시형태는 제 1 절연층을 형성한 후, 에폭시(epoxy)계 수지 등을 사용하는 진공 딥핑(dipping) 공정을 추가로 수행하여 제 2 절연층을 추가로 형성할 수 있다.
즉, 다음 단계로 내부 도체 패턴부의 측면을 피복하도록 제 2 절연층을 형성할 수 있다.(S3)
구체적으로, 상기 제 2 절연층을 형성하는 공정은 내부 도체 패턴부를 제 2 절연층을 형성할 수지에 함침한 후 진공 처리하여 수행할 수 있다.
이때, 상기 제 2 절연층을 형성할 수지는 노볼락(Novolac) 계열 에폭시(epoxy) 수지 또는 러버(rubber)계 고분자 에폭시(epoxy) 수지의 단독 또는 혼합 형태를 포함할 수 있으며, 이에 특별히 제한되지는 않는다.
상기 러버(rubber)계 고분자 에폭시(epoxy) 수지는 분자량 15000 이상이 바람직하며, 상기 고분자는 페녹시 수지, 폴리이미드 수지, 폴리아미드이미드(PAI) 수지, 폴리에테르이미드(PEI) 수지, 폴리설폰(PS) 수지, 폴리에테르설폰(PES) 수지, 폴리페닐렌에테르(PPE) 수지, 폴리카보네이트(PC) 수지, 폴리에테르에테르케톤(PEEK) 수지 또는 폴리에스테르 수지의 단독 또는 혼합 형태일 수 있다.
상기 제 2 절연층을 형성할 에폭시(epoxy)계 수지의 농도는 10 내지 35 중량% 일 수 있다. 농도가 10 중량% 미만일 경우 제 2 절연층이 너무 얇게 형성될 수 있으며, 35 중량%를 초과하는 경우 제 2 절연층이 지나치게 두껍게 형성될 수 있다.
또한, 제 2 절연층(32)은 러버(rubber)계 인성 강화제(toughening agent)를 더 포함할 수 있으며, 상기 인성 강화제의 함량은 에폭시(epoxy)계 수지의 1 내지 30 PHR(part per hundred resin)일 수 있다.
상기 수지에 함침한 후 85 내지 0 torr가 되도록 진공 처리를 수행할 수 있다. 85 torr 가 초과될 경우 절연이 균일하게 되지 않을 수 있으며, 0 torr 미만이 될 경우 용제 휘발에 의하여 에폭시(epoxy)계 수지의 농도가 높아져 제 2 절연층이 지나치게 두껍게 형성될 수 있다.
상기 수지에 함침한 후 진공 처리하는 시간은 2 내지 10 분일 수 있다. 2분 미만으로 할 경우 기포가 제거되지 않아 제 2 절연층이 균일하게 형성되지 않을 수 있으며, 10분을 초과할 경우 용제 휘발에 의하여 에폭시(epoxy)계 수지의 농도가 높아져 제 2 절연층이 지나치게 두껍게 형성될 수 있다.
이와 같이 진공 딥핑(dipping)법을 통한 제 2 절연층을 형성하는 단계를 더 포함함으로써 내부 도체 패턴부의 측면 하부까지 제 2 절연층이 형성되어 내부 도체 패턴부가 자성체 본체를 이루는 자성체 재료와 직접 접촉되지 않을 수 있다. 따라서, 내부 도체 패턴부가 자성체 재료와 직접 접촉하여 누설 전류가 발생하고 고주파에서 인덕턴스(Inductance)가 낮아지는 파형 불량이 발생하는 것을 방지할 수 있다.
다음으로, 상기 내부 도체 패턴부가 형성된 절연 기판의 상부 및 하부에 자성체 층을 적층하여 자성체 본체를 형성할 수 있다.(S4)
자성체 층을 절연 기판의 양면에 적층하고 라미네이트법이나 정수압 프레스법을 통해 압착하여 자성체 본체를 형성할 수 있다. 이때, 상기 홀이 자성체로 충진될 수 있도록 하여 코어부를 형성할 수 있다.
다음으로, 상기 자성체 본체의 단면에 노출되는 내부 도체 패턴부와 접속하는 외부전극을 형성할 수 있다.(S5)
상기 외부 전극은 전기 전도성이 뛰어난 금속을 포함하는 페이스트를 사용하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 전도성 페이스트일 수 있다. 외부전극을 형성하는 방법은 외부 전극의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 박막형 인덕터 42, 44 : 내부 도체 패턴부
50 : 자성체 본체 46 : 비아 전극
23 : 절연 기판 71 : 코어부
30 : 절연층 80 : 외부전극
31 : 제 1 절연층
32 : 제 2 절연층
50 : 자성체 본체 46 : 비아 전극
23 : 절연 기판 71 : 코어부
30 : 절연층 80 : 외부전극
31 : 제 1 절연층
32 : 제 2 절연층
Claims (16)
- 절연 기판을 포함하는 자성체 본체;
상기 절연 기판의 적어도 일면에 형성되는 내부 도체 패턴부;
상기 내부 도체 패턴부를 피복하는 절연층; 및
상기 자성체 본체의 적어도 일 단면에 형성되며, 상기 내부 도체 패턴부와 접속하는 외부전극;을 포함하며,
상기 절연층은 상기 내부 도체 패턴부의 상부를 피복하는 제 1 절연층과 상기 내부 도체 패턴부의 측면을 피복하는 제 2 절연층을 포함하는 칩 전자부품.
- 제 1항에 있어서,
상기 내부 도체 패턴부의 두께를 t라 하면, 상기 내부 도체 패턴부의 측면에 형성되는 제 2 절연층은 내부 도체 패턴부의 측면 하부로부터 0.15t 내지 0.85t의 높이로 형성되는 칩 전자부품.
- 제 1항에 있어서,
상기 제 2 절연층이 상기 내부 도체 패턴부의 상부에 형성되는 제 1 절연층 상에도 형성되는 칩 전자부품.
- 제 3항에 있어서,
상기 제 1 절연층 상에 형성되는 제 2 절연층은 0.1 내지 10.5㎛ 두께로 형성되는 칩 전자부품.
- 제 1항에 있어서,
상기 내부 도체 패턴부를 형성하는 도체 패턴 사이는 제 1 절연층을 포함하는 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 절연층은 포토레지스트(photo resist, PR)을 포함하는 칩 전자부품.
- 제 1항에 있어서,
상기 제 2 절연층은 노볼락(Novolac) 계열 에폭시(epoxy) 수지 및 러버(rubber)계 고분자 에폭시(epoxy) 수지로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품.
- 제 1항에 있어서,
상기 내부 도체 패턴부는 제 1 절연층 및 제 2 절연층으로 모두 피복되어 자성체 본체를 이루는 자성체 재료와 직접 접촉되지 않는 칩 전자부품.
- 절연 기판의 적어도 일면에 내부 도체 패턴부를 형성하는 단계;
상기 내부 도체 패턴부를 피복하는 절연층을 형성하는 단계;
상기 내부 도체 패턴부가 형성된 절연 기판의 상부 및 하부에 자성체 층을 적층하여 자성체 본체를 형성하는 단계; 및
상기 자성체 본체의 적어도 일 단면에 상기 내부 도체 패턴부와 접속되도록 외부전극을 형성하는 단계;를 포함하며,
상기 절연층을 형성하는 단계는,
상기 내부 도체 패턴부의 상부를 피복하는 제 1 절연층을 형성하고, 상기 내부 도체 패턴부의 측면을 피복하도록 제 2 절연층을 형성하는 공정을 포함하는 칩 전자부품의 제조방법.
- 제 9항에 있어서,
상기 제 2 절연층을 형성하는 공정은 상기 내부 도체 패턴부를 제 2 절연층을 형성할 수지에 함침한 후 진공 처리하는 것을 특징으로 하는 칩 전자부품의 제조방법.
- 제 10항에 있어서,
상기 수지는 노볼락(Novolac) 계열 에폭시(epoxy) 수지 및 러버(rubber)계 고분자 에폭시(epoxy) 수지로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품의 제조방법.
- 제 10항에 있어서,
상기 진공 처리는 85 내지 0 torr가 되도록 수행하는 칩 전자부품의 제조방법.
- 제 10항에 있어서,
상기 수지에 함침한 후 진공 처리하는 시간은 2 내지 10 분인 것을 특징으로 하는 칩 전자부품의 제조방법.
- 제 9항에 있어서,
상기 내부 도체 패턴부의 두께를 t라 하면, 상기 내부 도체 패턴부의 측면에 형성되는 제 2 절연층은 내부 도체 패턴부의 측면 하부로부터 0.15t 내지 0.85t의 높이가 되도록 형성하는 칩 전자부품의 제조방법.
- 제 9항에 있어서,
상기 제 2 절연층을 상기 내부 도체 패턴부의 상부에 형성되는 제 1 절연층 상에도 형성하는 칩 전자부품의 제조방법.
- 제 9항에 있어서,
상기 내부 도체 패턴부를 형성하는 도체 패턴 사이는 제 1 절연층을 형성하는 칩 전자부품의 제조방법.
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