KR101539879B1

KR101539879B1 - 칩 전자부품

Info

Publication number: KR101539879B1
Application number: KR1020140000138A
Authority: KR
Inventors: 정동진; 최용운
Original assignee: 삼성전기주식회사
Priority date: 2014-01-02
Filing date: 2014-01-02
Publication date: 2015-07-27
Also published as: CN104766692B; KR20150080716A; CN104766692A; US20150187484A1

Abstract

본 발명은 칩 전자부품에 관한 것으로, 보다 상세하게는 코일의 단면적을 증가시켜 직류 저항(Rdc) 값을 낮추면서도 자속이 형성되는 내부 자성체의 면적을 증가시켜 높은 인덕턴스(L) 값을 구현할 수 있는 칩 전자부품에 관한 것이다.

Description

칩 전자부품{Chip electronic component}

본 발명은 칩 전자부품에 관한 것이다.

칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.

최근 들어 각종 통신 디바이스 또는 디스플레이 디바이스 등 IT 디바이스의 소형화 및 박막화가 가속화되고 있는데, 이러한 IT 디바이스에 채용되는 인덕터, 캐패시터, 트랜지스터 등의 각종 소자들 또한 소형화 및 박형화하기 위한 연구가 지속적으로 이루어지고 있다. 이에, 인덕터도 소형이면서 고밀도의 자동 표면 실장이 가능한 칩으로의 전환이 급속도로 이루어져 왔으며, 박막의 절연 기판의 상하면에 도금으로 형성되는 코일 패턴 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 인덕터의 개발이 이어지고 있다.

인덕터의 주요 특성 중 하나인 직류 저항(Rdc)은 코일의 단면적이 클수록 낮아진다. 또한, 인덕터의 인덕턴스(L)는 자속이 지나가는 내부 자성체부의 면적에 따라 달라진다.

따라서, 직류 저항(Rdc)을 낮추고, 인덕턴스(L)를 향상시키기 위해서는 내부 코일의 단면적을 증가시키고, 내부 자성체부 면적의 증가가 필요하다.

코일의 단면적을 증가시키는 방법에는 두 가지가 있는데, 코일 폭을 증가시키는 것과 코일 두께를 증가시키는 것이다.

코일의 폭을 증가시키는 경우 코일과 코일 간의 쇼트(short)가 발생될 우려가 매우 커지고, 인덕터 칩에서 구현할 수 있는 턴수가 감소하며, 자성체가 차지하는 면적의 축소로 이어져 효율이 저하되고 고용량 제품 구현에 한계가 있다.

이에 종래에는 전체적으로 코일의 폭은 증가시키지 않으면서 코일의 두께를 증가시켜 직류 저항(Rdc) 값을 낮추고, 인덕턴스(L)를 향상시키고자 하였다. 그러나, 공정 상 코일의 폭 방향 성장을 억제하고 두께 방향의 성장만을 촉진하는데 어려움이 있어 직류 저항(Rdc) 값을 낮추고, 인덕턴스(L)를 향상시키는데 한계가 있었다.

일본공개특허 제2006-278479호

본 발명의 일 실시형태는 코일의 단면적을 증가시켜 직류 저항(Rdc) 값을 낮추면서도 자속이 형성되는 내부 자성체의 면적을 증가시켜 높은 인덕턴스(L) 값을 구현할 수 있는 칩 전자부품에 관한 것이다.

본 발명의 일 실시형태는 절연 기판을 포함하는 자성체 본체; 상기 절연 기판의 적어도 일면에 형성되는 내부 코일부; 및 상기 자성체 본체의 일 단면에 형성되며, 상기 내부 코일부와 접속하는 외부전극;을 포함하고, 상기 내부 코일부는 최외주부 코일 패턴 및 최내주부 코일 패턴의 폭이 중앙부 코일 패턴의 폭보다 크며, 상기 최외주부 코일 패턴의 폭이 상기 최내주부 코일 패턴의 폭보다 큰 칩 전자부품을 제공한다.

삭제

상기 최내주부 코일 패턴의 폭에 대한 상기 최외주부 코일 패턴의 폭의 비는 1.1 내지 1.2일 수 있다.

상기 중앙부 코일 패턴의 폭에 대한 상기 최외주부 코일 패턴 또는 최내주부 코일 패턴의 폭의 비는 1.1 내지 1.3일 수 있다.

상기 최외주부 코일 패턴 및 최내주부 코일 패턴의 폭은 80㎛ 내지 110㎛일 수 있다.

상기 중앙부 코일 패턴의 폭은 70㎛ 내지 90㎛일 수 있다.

상기 내부 코일부는 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 및 백금(Pt)으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.

상기 절연 기판의 중앙부는 관통 홀을 형성하고, 상기 관통 홀은 자성체로 충진되어 코어부를 형성할 수 있다.

상기 내부 코일부는 절연 기판의 일 면과 반대 면에 형성되며, 상기 절연 기판에 형성되는 비아 전극을 통해 전기적으로 접속될 수 있다.

본 발명의 다른 일 실시형태는 절연 기판을 포함하는 자성체 본체; 상기 절연 기판의 적어도 일면에 형성되는 내부 코일부; 및 상기 자성체 본체의 일 단면에 형성되며, 상기 내부 코일부와 접속하는 외부전극;을 포함하고, 상기 내부 코일부는 최외주부 코일 패턴의 폭을 a, 중앙부 코일 패턴의 폭을 b, 최내주부 코일 패턴의 폭을 c라 하면, b < c < a 로 형성되는 칩 전자부품을 제공한다.

상기 최내주부 코일 패턴의 폭(c)에 대한 상기 최외주부 코일 패턴의 폭(a)의 비(a/c)는 1.1 내지 1.2일 수 있다.

상기 중앙부 코일 패턴의 폭(b)에 대한 상기 최외주부 코일 패턴의 폭(a)의 비(a/b)는 1.1 내지 1.3일 수 있다.

상기 중앙부 코일 패턴의 폭은 70㎛ 내지 90㎛일 수 있다.

본 발명의 일 실시형태에 따르면, 코일의 단면적을 증가시켜 직류 저항(Rdc) 값을 낮추면서도 자속이 형성되는 내부 자성체의 면적을 증가시켜 높은 인덕턴스(L) 값을 구현할 수 있다.

도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 1의 A 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 4는 본 발명의 일 실시형태에 따른 칩 전자부품의 단면도이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

칩 전자부품

이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만 이에 제한되는 것은 아니다.

도 1은 본 발명의 일 실시형태의 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이고, 도 2는 도 1의 I-I'선에 의한 단면도이며, 도 3은 도 1의 A 부분의 일 실시형태를 확대하여 도시한 개략도이고, 도 4는 본 발명의 일 실시형태에 따른 칩 전자부품의 단면도이다.

도 1 및 도 2를 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 칩 인덕터(100)가 개시된다. 상기 칩 전자부품은 칩 인덕터 이외에도 칩 비드(chip bead), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.

상기 박막형 인덕터(100)는 자성체 본체(50), 절연 기판(20), 내부 코일부(40) 및 외부전극(80)을 포함한다.

자성체 본체(50)는 박막형 인덕터(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고 예를 들어, 페라이트 또는 금속계 연자성 재료가 충진되어 형성될 수 있다.

상기 페라이트로, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.

상기 금속계 연자성 재료로, Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금일 수 있고 예를 들어, Fe-Si-B-Cr 계 비정질 금속 입자를 포함할 수 있으며, 이에 제한되는 것은 아니다.

상기 금속계 연자성 재료의 입자 직경은 0.1㎛ 내지 20㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 고분자 상에 분산된 형태로 포함될 수 있다.

자성체 본체(50)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 상기 자성체 본체(50)는 길이 방향의 길이가 폭 방향의 길이보다 큰 직육면체의 형상을 가질 수 있다.

상기 자성체 본체(50)의 내부에 형성되는 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성될 수 있다.

상기 절연 기판(20)의 중앙부는 관통되어 홀을 형성하고, 상기 홀은 페라이트 또는 금속계 연자성 재료 등의 자성체로 충진되어 코어부(55)를 형성할 수 있다. 자성체로 충진되는 코어부(55)를 형성함에 따라 인덕턴스(L)를 향상시킬 수 있다.

상기 절연 기판(20)의 일면에는 코일 형상의 패턴을 가지는 내부 코일부(40)가 형성될 수 있으며, 상기 절연 기판(20)의 반대 면에도 코일 형상 패턴의 내부 코일부(40)가 형성될 수 있다.

상기 내부 코일부(40)는 스파이럴(spiral) 형상으로 코일 패턴이 형성될 수 있으며, 상기 절연 기판(20)의 일면과 반대 면에 형성되는 내부 코일부(40)는 상기 절연 기판(20)에 형성되는 비아 전극(45)을 통해 전기적으로 접속될 수 있다.

상기 내부 코일부(40)는 최외주부 코일 패턴(41) 및 최내주부 코일 패턴(43)의 폭이 중앙부 코일 패턴(42)의 폭보다 크게 형성될 수 있다. 이때, 각 코일 패턴의 폭은 절연 기판(20)과 접하는 하면의 폭을 의미한다.

코일 패턴의 폭을 각각 다르게 형성함으로써 직류 저항(Rdc) 값을 낮추면서도 내부 자성체의 면적을 증가시켜 높은 인덕턴스(L) 값을 구현할 수 있다.

도 3을 참조하면, 최외주부 코일 패턴(41)의 폭을 a, 중앙부 코일 패턴(42)의 폭을 b, 최내주부 코일 패턴(43)의 폭을 c라 하였을 때, b < c ≤ a 로 형성될 수 있다.

최외주부 코일 패턴(41)의 폭(a) 및 최내주부 코일 패턴(43)의 폭(c)은 중앙부 코일 패턴(42)의 폭(b)보다 크게 형성되고, 최외주부 코일 패턴(41)의 폭(a)은 최내주부 코일 패턴(43)의 폭(c)과 같거나 클 수 있다.

중앙부 코일 패턴(42)은 코일 폭은 비교적 좁게 형성하여 코어부(55) 자성체의 면적을 증가시킴으로써 인덕턴스(L)를 향상시킬 수 있으며, 최외주부 코일 패턴(41) 및 최내주부 코일 패턴(43)의 코일 폭은 비교적 넓게 형성하여 코일의 단면적을 증가시킴으로써 직류 저항(Rdc) 값을 낮출 수 있다. 특히, 가장 길이가 길게 형성되는 최외주부 코일 패턴(41)의 코일 폭을 가장 크게 형성함에 따라 코일의 단면적이 현저히 증가하며, 직류 저항(Rdc) 값을 효과적으로 낮출 수 있다.

상기 중앙부 코일 패턴(42)의 폭에 대한 최외주부 코일 패턴(41) 또는 최내주부 코일 패턴(43)의 폭의 비는 1.1 내지 1.3일 수 있다.

중앙부 코일 패턴(42)의 폭에 대한 최외주부 코일 패턴(41) 또는 최내주부 코일 패턴(43)의 폭의 비가 1.1 미만일 경우 직류 저항(Rdc) 값이 높고, 1.3을 초과할 경우 코일 간 쇼트(short)가 발생할 수 있고, 인덕턴스(L)가 낮아져 고용량을 구현하기 어려운 문제점이 있다.

상기 최내주부 코일 패턴(43)의 폭에 대한 최외주부 코일 패턴(41)의 폭의 비는 1.1 내지 1.2일 수 있다.

최내주부 코일 패턴(43)의 폭과 최외주부 코일 패턴(41)의 폭은 같게 형성될 수도 있지만, 최내주부 코일 패턴(43)의 폭보다 최외주부 코일 패턴(41)의 폭을 크게 형성하여 최내주부 코일 패턴(43)의 폭에 대한 최외주부 코일 패턴(41)의 폭의 비가 1.1 내지 1.2를 만족할 경우 보다 효과적으로 코어부(55) 자성체의 면적을 증가시키면서 코일의 단면적을 증가시킬 수 있다.

코어부(55)와 접하는 최내주부 코일 패턴(43)의 폭을 최외주부 코일 패턴(41)의 폭보다 좁게 형성하여 코어부(55) 자성체의 면적을 증가시켜 인덕턴스(L)를 향상시킬 수 있으며, 가장 길이가 긴 최외주부 코일 패턴(41)의 폭을 최내주부 코일 패턴(43)의 폭보다도 크게 형성하여 코일의 단면적을 증가시키고 직류 저항(Rdc) 값을 효과적으로 낮출 수 있다.

상기 최외주부 코일 패턴(41) 및 최내주부 코일 패턴(43)의 폭은 예를 들어, 80㎛ 내지 110㎛일 수 있으며, 상기 중앙부 코일 패턴(42)의 폭은 70㎛ 내지 90㎛일 수 있다.

상기 내부 코일부(40)는 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.

상기 내부 코일부(40)는 절연층(30)으로 피복될 수 있다.

절연층(30)은 스크린 인쇄법, 포토레지스트(Photo Resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있다. 내부 코일부(40)는 절연층(30)으로 피복되어 자성체 본체(50)를 이루는 자성체 재료와 직접 접촉되지 않을 수 있다.

절연 기판(20)의 일면에 형성되는 내부 코일부(40)의 일 단부는 자성체 본체(50)의 길이 방향의 일 단면으로 노출될 수 있으며, 절연 기판(20)의 반대 면에 형성되는 내부 코일부(40)의 일 단부는 자성체 본체(50)의 길이 방향의 타 단면으로 노출될 수 있다.

상기 자성체 본체(50)의 길이 방향의 양 단면으로 노출되는 상기 내부 코일부(40)와 접속하도록 길이 방향의 양 단면에는 외부 전극(80)이 형성될 수 있다. 상기 외부 전극(80)은 상기 자성체 본체(50)의 두께 방향의 양 단면 및/또는 폭 방향의 양 단면으로 연장되어 형성될 수 있다.

상기 외부 전극(80)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.

하기 표 1은 내부 코일부(40)의 중앙부 코일 패턴(42)의 폭(b)에 대한 최외주부 코일 패턴(41)의 폭(a)의 비(a/b)에 따른 직류 저항(Rdc), 인덕턴스(L) 및 코일 간 쇼트(short) 불량 여부의 결과를 나타내었다.

중앙부 코일 패턴의 폭(b)	최외주부 코일 패턴의 폭(a)	a/b	Rdc (mohm)	L (uH)	쇼트 발생 확률
80㎛	120㎛	1.5	79	0.85	30%
80㎛	104㎛	1.3	85	0.93	0%
80㎛	88㎛	1.1	92	0.97	0%
80㎛	80㎛	1.0	100	1.0	0%
80㎛	72㎛	0.9	115	1.04	0%

상기 표 1에서 알 수 있듯이, 중앙부 코일 패턴의 폭에 대한 최외주부 코일 패턴의 폭이 1.1 내지 1.3일 때, 높은 인덕턴스 값을 구현하면서도 직류 저항(Rdc)값이 낮게 구현되었다.

칩 전자부품의 제조방법

다음으로, 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 설명한다.

먼저, 절연 기판(20)의 적어도 일면에 내부 코일부(40)를 형성할 수 있다.

상기 절연 기판(20)은 특별하게 제한되지 않으며 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등을 사용할 수 있고, 40 내지 100 ㎛의 두께일 수 있다.

상기 내부 코일부(40)의 형성 방법으로는 예를 들면, 전기 도금법을 들 수 있지만 이에 제한되지는 않으며, 내부 코일부(40)는 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있고 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 사용할 수 있다.

상기 내부 코일부(40)는 최외주부 코일 패턴(41) 및 최내주부 코일 패턴(43)의 폭을 중앙부 코일 패턴(42)의 폭보다 크게 형성할 수 있다.

각 코일 패턴의 폭은, 패턴 도금 시 도금 레지스트의 폭을 달리 형성하거나 전해 도금 시 도금액의 농도 및 전류 밀도를 조절하여 다르게 형성할 수 있다.

최외주부 코일 패턴(41)의 폭(a) 및 최내주부 코일 패턴(43)의 폭(c)은 중앙부 코일 패턴(42)의 폭(b)보다 크게 형성하고, 최외주부 코일 패턴(41)의 폭(a)은 최내주부 코일 패턴(43)의 폭(c)과 같거나 클 수 있다.

상기 절연 기판(20)의 일부에는 홀을 형성하고 전도성 물질을 충진하여 비아 전극(45)을 형성할 수 있으며, 상기 비아 전극(45)을 통해 절연 기판(20)의 일면과 반대 면에 형성되는 내부 코일부(41, 42)를 전기적으로 접속시킬 수 있다.

상기 절연 기판(20)의 중앙부에는 드릴, 레이저, 샌드 블래스트, 펀칭 가공 등을 수행하여 절연 기판을 관통하는 홀을 형성할 수 있다.

내부 코일부(40)를 형성한 후, 상기 내부 코일부(40)를 피복하는 절연층(30)을 형성할 수 있다. 절연층(30)은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있으며, 이에 제한되지는 않는다.

다음으로, 내부 코일부(40)가 형성된 절연 기판(20)의 상부 및 하부에 자성체 층을 적층하여 자성체 본체(50)를 형성한다.

자성체 층을 절연 기판(20)의 양면에 적층하고 라미네이트법이나 정수압 프레스법을 통해 압착하여 자성체 본체(50)를 형성할 수 있다. 이때, 상기 홀이 자성체로 충진될 수 있도록 하여 코어부(55)를 형성할 수 있다.

다음으로, 상기 자성체 본체(50)의 적어도 일 단면에 노출되는 내부 코일부(40)와 접속되도록 외부전극(80)을 형성할 수 있다.

상기 외부 전극(80)은 전기 전도성이 뛰어난 금속을 포함하는 페이스트를 사용하여 형성할 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 전도성 페이스트일 수 있다. 외부전극(80)을 형성하는 방법은 외부 전극(80)의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.

그 외 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100 : 박막형 인덕터 43 : 최내주부 코일 패턴
20 : 절연 기판 45 : 비아 전극
30 : 절연층 50 : 자성체 본체
40 : 내부 코일부 55 : 코어부
41 : 최외주부 코일 패턴 80 : 외부전극
42 : 중앙부 코일 패턴

Claims

절연 기판을 포함하는 자성체 본체;
상기 절연 기판의 적어도 일면에 형성되는 내부 코일부; 및
상기 자성체 본체의 일 단면에 형성되며, 상기 내부 코일부와 접속하는 외부전극;을 포함하고,
상기 내부 코일부는 최외주부 코일 패턴 및 최내주부 코일 패턴의 폭이 중앙부 코일 패턴의 폭보다 크며, 상기 최외주부 코일 패턴의 폭이 상기 최내주부 코일 패턴의 폭보다 큰 칩 전자부품.
삭제
제 1항에 있어서,
상기 최내주부 코일 패턴의 폭에 대한 상기 최외주부 코일 패턴의 폭의 비는 1.1 내지 1.2인 칩 전자부품.
제 1항에 있어서,
상기 중앙부 코일 패턴의 폭에 대한 상기 최외주부 코일 패턴 또는 최내주부 코일 패턴의 폭의 비는 1.1 내지 1.3인 칩 전자부품.
제 1항에 있어서,
상기 최외주부 코일 패턴 및 최내주부 코일 패턴의 폭은 80㎛ 내지 110㎛인 칩 전자부품.
제 1항에 있어서,
상기 중앙부 코일 패턴의 폭은 70㎛ 내지 90㎛인 칩 전자부품.
제 1항에 있어서,
상기 내부 코일부는 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 및 백금(Pt)으로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품.
제 1항에 있어서,
상기 절연 기판의 중앙부는 관통 홀을 형성하고, 상기 관통 홀은 자성체로 충진되어 코어부를 형성하는 칩 전자부품.
제 1항에 있어서,
상기 내부 코일부는 절연 기판의 일 면과 반대 면에 형성되며, 상기 절연 기판에 형성되는 비아 전극을 통해 전기적으로 접속되는 칩 전자부품.
절연 기판을 포함하는 자성체 본체;
상기 절연 기판의 적어도 일면에 형성되는 내부 코일부; 및
상기 자성체 본체의 일 단면에 형성되며, 상기 내부 코일부와 접속하는 외부전극;을 포함하고,
상기 내부 코일부는 최외주부 코일 패턴의 폭을 a, 중앙부 코일 패턴의 폭을 b, 최내주부 코일 패턴의 폭을 c라 하면, b < c < a 로 형성되는 칩 전자부품.
제 10항에 있어서,
상기 최내주부 코일 패턴의 폭(c)에 대한 상기 최외주부 코일 패턴의 폭(a)의 비(a/c)는 1.1 내지 1.2인 칩 전자부품.
제 10항에 있어서,
상기 중앙부 코일 패턴의 폭(b)에 대한 상기 최외주부 코일 패턴의 폭(a)의 비(a/b)는 1.1 내지 1.3인 칩 전자부품.
제 10항에 있어서,
상기 최외주부 코일 패턴 및 최내주부 코일 패턴의 폭은 80㎛ 내지 110㎛인 칩 전자부품.
제 10항에 있어서,
상기 중앙부 코일 패턴의 폭은 70㎛ 내지 90㎛인 칩 전자부품.
제 10항에 있어서,
상기 내부 코일부는 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 및 백금(Pt)으로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품.
제 10항에 있어서,
상기 절연 기판의 중앙부는 관통 홀을 형성하고, 상기 관통 홀은 자성체로 충진되어 코어부를 형성하는 칩 전자부품.
제 10항에 있어서,
상기 내부 코일부는 절연 기판의 일 면과 반대 면에 형성되며, 상기 절연 기판에 형성되는 비아 전극을 통해 전기적으로 접속되는 칩 전자부품.