KR20160057785A - 칩 전자부품 및 그 제조방법 - Google Patents

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Abstract

본 발명은 자성체 본체; 및 상기 자성체 본체의 내부에 매설된 코일 패턴부;를 포함하며, 상기 코일 패턴부는 나선 형상의 내부 코일부와, 상기 내부 코일부의 단부와 연결되며 상기 자성체 본체의 일면으로 노출되는 인출부를 포함하고, 상기 인출부의 두께는 상기 내부 코일부의 두께보다 두꺼운 칩 전자부품에 관한 것이다.

Description

칩 전자부품 및 그 제조방법{Chip electronic component and manufacturing method thereof}
본 발명은 칩 전자부품 및 그 제조방법에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
박막형 인덕터는 도금으로 코일 패턴부를 형성한 후, 자성체 분말 및 수지를 혼합시킨 자성체 분말-수지 복합체를 경화하여 자성체 본체를 제조하고, 자성체 본체의 외측에 외부전극을 형성하여 제조한다.
일본공개특허 제2007-067214호
본 발명은 코일 패턴부와 외부전극 간의 접촉 저항을 감소시키고, 내부 발열을 효과적으로 방출할 수 있는 칩 전자부품에 관한 것이다.
본 발명의 일 실시형태는 자성체 본체; 및 상기 자성체 본체의 내부에 매설된 코일 패턴부;를 포함하며, 상기 코일 패턴부는 나선 형상의 내부 코일부와, 상기 내부 코일부의 단부와 연결되며 상기 자성체 본체의 일면으로 노출되는 인출부를 포함하고, 상기 인출부의 두께는 상기 내부 코일부의 두께보다 두꺼운 칩 전자부품을 제공한다.
본 발명에 따르면, 코일 패턴부와 외부전극 간의 접촉성을 개선하여 접촉 저항을 감소시키고, 대전류에 의해서 발생하는 내부 발열을 효과적으로 외부로 방출할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 코일 패턴부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 칩 전자부품의 제공공정을 나타내는 공정도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태의 칩 전자부품에 따른 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 1을 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 인덕터가 개시된다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)은 자성체 본체(50), 상기 자성체 본체(50)의 내부에 매설된 코일 패턴부(61, 62) 및 상기 자성체 본체(50)의 외측에 배치되어 상기 코일 패턴부(61, 62)와 연결된 제 1 및 제 2 외부전극(81, 82)을 포함한다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)에 있어서, '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의하기로 한다.
상기 자성체 본체(50)는 칩 전자부품(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고, 예를 들어, 페라이트 또는 금속 자성체 분말이 충진되어 형성될 수 있다.
상기 페라이트는 예를 들어, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등일 수 있다.
상기 금속 자성체 분말은 Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있고, 예를 들어, Fe-Si-B-Cr계 비정질 금속일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 금속 자성체 분말의 입자 직경은 0.1㎛ 내지 30㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지에 분산된 형태로 포함될 수 있다.
상기 자성체 본체(50)의 내부에 배치된 절연 기판(20)의 일면에 제 1 코일 패턴부(61)가 배치되며, 상기 절연 기판(20)의 일면과 대향하는 타면에 제 2 코일 패턴부(62)가 배치된다.
상기 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성된다.
상기 절연 기판(20)의 중앙부는 관통되어 관통 홀을 형성하고, 상기 관통 홀은 자성 재료로 충진되어 코어부(55)를 형성한다. 자성 재료로 충진되는 코어부(55)를 형성함에 따라 인덕턴스(Ls)를 향상시킬 수 있다.
상기 제 1 및 제 2 코일 패턴부(61, 62)는 전기 도금법을 수행하여 형성할 수 있다.
상기 제 1 및 제 2 코일 패턴부(61, 62)는 상기 절연 기판(20)을 관통하여 형성되는 비아(미도시)를 통해 전기적으로 접속된다.
상기 제 1 및 제 2 코일 패턴부(61, 62)와 비아(미도시)는 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
상기 코일 패턴부(61, 62)는 나선(spiral) 형상의 내부 코일부(41, 42)와, 상기 내부 코일부(41, 42)의 단부와 연결되며 상기 자성체 본체(50)의 일면으로 노출되는 인출부(46, 47)를 포함한다.
상기 인출부(46, 47)는 상기 내부 코일부(41, 42)의 일 단부가 연장되어 형성되며, 상기 자성체 본체(50)의 일면으로 노출되어 자성체 본체(50)의 외측에 배치된 외부전극(81, 82)과 연결된다.
본 발명의 일 실시형태는 상기 인출부(46, 47)의 두께가 상기 내부 코일부(41, 42)의 두께보다 두껍게 형성된다.
상기 인출부(46, 47)의 두께를 상기 내부 코일부(41, 42)의 두께보다 두껍게 형성함으로써 상기 외부전극(81, 82)과의 접촉 면적을 증가시킬 수 있으며, 이에 따라 외부전극(81, 82)과의 접촉성이 개선되고, 접촉 저항을 감소시킬 수 있다. 또한, 외부로 노출되는 인출부(46, 47)의 면적이 증가하기 때문에 대전류에 의해서 발생하는 내부 발열을 효과적으로 외부로 방출할 수 있다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 2를 참조하면, 본 발명의 일 실시형태에 따른 상기 내부 코일부(41, 42)의 두께를 a, 상기 인출부(46, 47)의 두께를 b라 할 때, 상기 인출부(46, 47)의 두께(b)는 내부 코일부(41, 42)의 두께(a)보다 두껍게 형성된다.
이에 따라, 인출부의 두께가 내부 코일부의 두께와 동일하거나, 얇은 경우보다 외부전극과의 접촉 면적이 증가되어 접촉성이 개선되고, 접촉 저항이 저하되며, 내부 발열을 효과적으로 방출할 수 있다.
상기 내부 코일부(41, 42)의 두께를 a, 상기 인출부(46, 47)의 두께를 b라 할 때, 내부 코일부(41, 42)의 두께(a)에 대한 인출부(46, 47) 두께(b)의 비(b/a)는 1<b/a<1.3을 만족할 수 있다.
상기 b/a가 1 이하일 경우 외부전극과의 접촉 저항이 증가하고, 내부 발열에 의한 손실(loss)이 증가할 수 있으며, b/a가 1.3 이상일 경우 인접하는 내부 코일부와 쇼트(short)가 발생할 수 있다.
상기 내부 코일부(41, 42) 및 인출부(46, 47)는 도금으로 형성될 수 있으며, 도금 공정을 수행하여 내부 코일부(41, 42) 및 인출부(46, 47)를 형성하는 경우 전류 밀도, 도금액의 농도, 도금 속도 등을 조절하여 인출부(46, 47)의 두께(b)를 내부 코일부(41, 42)의 두께(a)보다 두껍게 구현할 수 있다.
상기 인출부(46, 47)의 폭(W2)은 상기 내부 코일부(41, 42)의 코일 폭(W1)보다 넓게 형성될 수 있다.
본 발명의 실시형태에 따른 상기 인출부(46, 47)는 내부 코일부(41, 42)에 비하여 두께와 폭이 모두 크게 형성될 수 있다.
하기 표 1은 인출부(46, 47)의 두께(b)를 변화시키며, 내부 코일부(41, 42)의 두께에 대한 인출부(46, 47) 두께 비(b/a)에 따른 접촉 저항 및 쇼트(short) 불량 발생의 결과를 나타낸 것이다.
a(㎛) b(㎛) b/a 접촉 저항(mohm) 쇼트 발생(%)
*1 60 30 0.5 5 0
*2 60 42 0.7 3 0
*3 60 54 0.9 2 0
*4 60 60 1.0 0.5 0
5 60 69 1.15 0 0
6 60 77 1.28 0 0
*7 60 78 1.3 0 10
*8 60 90 1.5 0 70
(* : 비교예)
상기 표 1에서 알 수 있듯이, 인출부의 두께가 내부 코일부의 두께와 동일하거나 얇을 경우 접촉 저항이 증가하며, 내부 코일부(41, 42)의 두께에 대한 인출부(46, 47) 두께 비(b/a)가 1.3 이상일 경우 쇼트(short)가 발생할 수 있다.
칩 전자부품의 제조방법
도 3은 본 발명의 일 실시형태에 따른 칩 전자부품의 제공공정을 나타내는 공정도이다.
도 3을 참조하면, 먼저 절연 기판(20) 상에 도금에 의해 코일 패턴부(61, 62)를 형성한다.
상기 코일 패턴부(61, 62)는 나선(spiral) 형상의 내부 코일부(41, 42)와, 상기 내부 코일부(41, 42)의 일 단부가 연장되어 형성된 인출부(46, 47)를 포함한다.
본 발명의 일 실시형태는 인출부(46, 47)의 두께를 내부 코일부(41, 42)의 두께보다 두껍게 형성한다.
상기 인출부(46, 47)의 두께를 상기 내부 코일부(41, 42)의 두께보다 두껍게 형성함으로써 외부전극과의 접촉 면적이 증가되어 접촉성이 개선되고, 접촉 저항이 저하되며, 내부 발열을 효과적으로 방출할 수 있다.
본 발명의 일 실시형태는 도금 공정을 수행하여 내부 코일부(41, 42) 및 인출부(46, 47)를 형성하기 때문에 인출부(46, 47)의 두께를 내부 코일부(41, 42)의 두께보다 두껍게 형성할 수 있다.
도금 공정 시 전류 밀도, 도금액의 농도, 도금 속도 등을 조절하여 인출부(46, 47)의 두께를 내부 코일부(41, 42)의 두께보다 두껍게 구현할 수 있다.
상기 내부 코일부(41, 42)의 두께를 a, 상기 인출부(46, 47)의 두께를 b라 할 때, 내부 코일부(41, 42)의 두께(a)에 대한 인출부(46, 47) 두께(b)의 비(b/a)는 1<b/a<1.3을 만족하도록 형성할 수 있다.
상기 b/a가 1 이하일 경우 외부전극과의 접촉 저항이 증가하고, 내부 발열에 의한 손실(loss)이 증가할 수 있으며, b/a가 1.3 이상일 경우 인접하는 내부 코일부와 쇼트(short)가 발생할 수 있다.
다음으로, 상기 코일 패턴부(61, 62)를 피복하는 절연막(미도시)을 형성할 수 있다.
상기 절연막은 스크린 인쇄법, 포토레지스트(Photo Resist, PR)의 노광, 현상을 통한 공정 또는 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있다.
다음으로, 상기 코일 패턴부(61, 62)이 형성된 절연 기판(20)의 상부 및 하부에 자성체 시트를 적층, 압착 및 경화하여 자성체 본체(50)를 형성한다.
상기 자성체 시트는 금속 자성체 분말, 바인더 및 용제 등의 유기물을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 캐리어 필름(carrier film)상에 수십 ㎛의 두께로 도포한 후 건조하여 시트(sheet)형으로 제조할 수 있다.
상기 절연 기판(20)의 중앙부는 기계적 드릴, 레이저 드릴, 샌드 블래스트, 펀칭 가공 등을 수행하여 제거되어 코어부 홀이 형성될 수 있으며, 상기 코어부 홀이 자성체 시트를 적층, 압착 및 경화하는 과정에서 자성 재료로 충진되어 코어부(55)를 형성한다.
다음으로, 상기 자성체 본체(50)의 일면으로 노출되는 인출부(46, 47)와 각각 접속하도록 상기 자성체 본체(50)의 외측에 제 1 및 제 2 외부전극(81, 82)을 형성한다.
상기 외부전극(81, 82)은 전기 전도성이 뛰어난 금속을 포함하는 페이스트를 사용하여 형성할 수 있으며, 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 전도성 페이스트일 수 있다.
상기 외부전극(81, 82) 상에 도금층(미도시)을 더 형성할 수 있다.
상기 도금층은 니켈(Ni), 구리(Cu) 및 주석(Sn)으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있으며, 예를 들어, 니켈(Ni)층과 주석(Sn)층이 순차로 형성될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 여기서는 생략하도록 한다.
본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석되지 아니한다.
100 : 칩 전자부품
20 : 절연 기판
41, 42 : 내부 코일부
46, 47 : 인출부
61, 62 : 코일 패턴부
50 : 자성체 본체
55 : 코어부
81, 82 : 외부전극

Claims (10)

  1. 자성체 본체; 및
    상기 자성체 본체의 내부에 매설된 코일 패턴부;를 포함하며,
    상기 코일 패턴부는 나선 형상의 내부 코일부와, 상기 내부 코일부의 단부와 연결되며 상기 자성체 본체의 일면으로 노출되는 인출부를 포함하고,
    상기 인출부의 두께는 상기 내부 코일부의 두께보다 두꺼운 칩 전자부품.
  2. 제 1항에 있어서,
    상기 내부 코일부의 두께를 a, 상기 인출부의 두께를 b라 할 때, 1<b/a<1.3을 만족하는 칩 전자부품.
  3. 제 1항에 있어서,
    상기 코일 패턴부는 도금으로 형성된 칩 전자부품.
  4. 제 1항에 있어서,
    상기 인출부의 폭은 상기 내부 코일부의 폭보다 넓은 칩 전자부품.
  5. 제 1항에 있어서,
    상기 코일 패턴부는 절연 기판의 일면에 배치된 제 1 코일 패턴부와, 상기 절연 기판의 일면과 대향하는 타면에 배치된 제 2 코일 패턴부를 포함하는 칩 전자부품.
  6. 제 1항에 있어서,
    상기 자성체 본체의 외측에 배치되며, 상기 인출부와 연결되는 외부전극;
    을 더 포함하는 칩 전자부품.
  7. 제 1항에 있어서,
    상기 자성체 본체는 금속 자성체 분말 및 열경화성 수지를 포함하는 칩 전자부품.
  8. 절연 기판 상에 도금에 의해 코일 패턴부를 형성하는 단계; 및
    상기 코일 패턴부가 형성된 절연 기판의 상부 및 하부에 자성체 시트를 적층하여 자성체 본체를 형성하는 단계;를 포함하며,
    상기 코일 패턴부는 나선 형상의 내부 코일부와, 상기 내부 코일부의 단부와 연결되며 상기 자성체 본체의 일면으로 노출되는 인출부를 포함하고,
    상기 인출부의 두께는 상기 내부 코일부의 두께보다 두껍게 형성하는 칩 전자부품의 제조방법.
  9. 제 8항에 있어서,
    상기 내부 코일부의 두께를 a, 상기 인출부의 두께를 b라 할 때, 1<b/a<1.3을 만족하도록 코일 패턴부를 형성하는 칩 전자부품의 제조방법.
  10. 제 8항에 있어서,
    상기 인출부와 연결되도록 상기 자성체 본체의 외측에 외부전극을 형성하는 단계;
    를 더 포함하는 칩 전자부품의 제조방법.
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