KR20160072455A

KR20160072455A - 칩 전자 부품 및 칩 전자 부품의 실장 기판

Info

Publication number: KR20160072455A
Application number: KR1020140180072A
Authority: KR
Inventors: 정동진; 김민영; 김신곤; 이경섭
Original assignee: 삼성전기주식회사
Priority date: 2014-12-15
Filing date: 2014-12-15
Publication date: 2016-06-23
Also published as: KR102052768B1; CN105702432B; CN105702432A; US20160172096A1

Abstract

본 발명은 칩 전자 부품 및 칩 전자 부품의 실장 기판에 관한 것으로, 본 발명의 실시 예를 따르는 칩 전자 부품은, 내부 전극을 포함하고 금속 성분을 포함하는 충진재에 의해 충진된 본체, 상기 내부 전극을 둘러싸는 제1 절연막 및 상기 제1 절연막을 둘러싸는 제2 절연막을 포함한다.

Description

칩 전자 부품 및 칩 전자 부품의 실장 기판{Chip electronic component and board having the same mounted thereon}

본 발명은 칩 전자 부품 및 칩 전자 부품의 실장 기판에 관한 것이다.

칩 전자 부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.

칩 전자 부품은 솔더링(soldering)에 의해 인쇄회로기판(Printed Circuit Board, PCB)에 실장되어 인쇄회로기판의 회로와 전기적으로 연결된다.

소형화 및 고직접화되는 본 기술분야의 특성상, 인덕터는 소형화되고 고전류 및 고용량의 분위기에서 작동될 수 있어야 한다. 이를 위해 인덕터의 코일을 둘러싸는 영역은 금속 성분을 포함하는 충진재로 충진하는 메탈 타입(Metal Type)의 인덕터가 사용된다. 이러한 인덕터에서는 코일과 금속 성분 충진재 사이의 절연을 유지하는 것이 필요하기 때문에 코일의 외부면을 절연물질로 피복한다. 그러나, 이러한 인덕터를 제조하기 위해서는 금속 성분 충진재의 충진 밀도를 높이기 위해 저온에서 높은 압력을 가하는 공정을 거치게 되므로, 코일에 피복된 절연 물질이 벗겨지거나 휘발되어 코일과 금속 성분 충진재 사이에 합선이 발생하는 문제점이 있다.

하기 선행기술문헌에는 본체 내부에 금속 성분의 충진재을 포함하고, 코일 외부를 절연층으로 피복한 인덕터가 개시되어 있으나, 코일 및 절연층 사이의 벗거짐 또는 휘발에 대한 상기 문제점에 대해서는 인식하고 있지 않다.

한국 공개 공보 제2014-0085997호

본 발명은 내부 전극을 피복하는 절연막을 개선함으로써 절연 신뢰성을 높여 내부 전극으로부터 본체로의 전류 누설을 방지하고, 고용량 및 고전류에서 사용될 수 있는 칩 전자부품 및 칩 전자부품의 실장 기판에 관한 것이다.

본 발명의 실시 예를 따르는 칩 전자 부품은, 내부 전극을 포함하고 금속 성분을 포함하는 충진재에 의해 충진된 본체, 상기 내부 전극을 둘러싸는 제1 절연막 및 상기 제1 절연막을 둘러싸는 제2 절연막을 포함한다.

본 발명의 다른 실시 예를 따르는 칩 전자 부품의 실장 기판은, 상부에 제1 및 제2 전극패드를 포함하는 인쇄회로기판 및 상기 인쇄회로기판 위에 실장된 칩 전자 부품을 포함한다. 상기 칩 전자 부품은, 내부 전극을 포함하고 금속 성분을 포함하는 충진재에 의해 충진된 본체, 상기 내부 전극을 둘러싸는 제1 절연막 및 상기 제1 절연막을 둘러싸는 제2 절연막을 포함한다.

본 발명의 실시 예를 따르는 칩 전자부품 및 칩 전자부품의 실장 기판은 내부 전극을 피복하는 절연막을 개선함으로써 절연 신뢰성을 높여 내부 전극으로부터 본체로의 전류 누설을 방지하고, 고용량 및 고전류에서 사용될 수 있다.

도 1은 본 발명의 실시 예를 따르는 칩 전자 부품의 사시도이다.
도 2는 도 1의 칩 전자 부품을 AA'를 따라 절단한 단면도이다.
도 3은 도 2의 A 부분을 확대하여 도시한 부분 확대도이다.
도 4는 본 발명의 실시 예를 따르는 칩 전자 부품의 실장 기판의 사시도이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

칩 전자 부품

이하에서는 본 발명의 일 실시형태에 따른 칩 전자 부품을 설명하되, 특히 박막형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.

도 1은 본 발명의 실시 예를 따르는 칩 전자 부품의 사시도, 도 2는 도 1의 칩 전자 부품을 AA'를 따라 절단한 단면도, 도 3은 도 2의 A 부분을 확대하여 도시한 부분 확대도이다.

도 1 및 도 2를 참조하면, 본 발명의 실시 예를 따르는 칩 전자 부품(100)은, 내부 전극(41, 42)을 포함하고 금속 성분을 포함하는 충진재에 의해 충진된 본체(50), 상기 내부 전극(41, 42)을 둘러싸는 제1 절연막(31) 및 상기 제1 절연막(31)을 둘러싸는 제2 절연막(32)을 포함한다.

일반적으로 인덕터를 비롯한 칩 전자 부품은 고전류 및 고용량의 분위기에서 작동될 수 있어야 한다. 이를 위해 상기 칩 전자 부품의 내부에 충진되는 충진재는 금속 성분을 포함하는 경우가 있다. 이러한 칩 전자 부품에서는 상기 칩 전자 부품의 내부 전극과 충진재 사이의 절연을 유지하는 것이 필요하기 때문에 내부 전극의 외부면을 절연물질로 피복할 수 있다. 그러나, 상기 칩 전자 부품을 제조하기 위한 공정 중 고온 또는 고압이 요구되는 경우 상기 내부 전극에 피복된 절연물질이 박리되거나 휘발되는 문제점이 발생할 수 있다. 이 경우 상기 내부 전극과 충진재 사이에 절연이 되지 않아 합선이 발생한다.

본 발명의 실시 예를 따르는 칩 전자 부품(100)은 내부 전극(41, 42)을 피복하는 절연물질을 제1 절연층(31) 및 제2 절연층(32)으로 구성하고, 제1 절연층(31)은 내부 전극(41, 42)과 강한 접착력을 갖는 물질을 포함하고, 제2 절연층(32)은 충진재에 대한 높은 절연성을 갖는 물질을 포함하도록 하여 이와 같은 문제점을 해결한다.

이하 본 발명의 일 실시 예를 따르는 칩 전자 부품(100)의 각 구성을 설명하도록 한다.

본체(50)는 칩 전자 부품(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고, 예를 들어, 페라이트 또는 금속 자성체 분말이 충진되어 형성될 수 있다. 앞서 설명한 바와 같이, 금속 자성체 분말을 포함하는 경우 내부 전극과의 절연성이 더 문제될 수 있다.

상기 페라이트는 예를 들어, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등일 수 있다.

상기 금속 자성체 분말은 Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있고, 예를 들어, Fe-Si-B-Cr계 비정질 금속일 수 있으나, 반드시 이에 제한되는 것은 아니다.

상기 금속 자성체 분말의 입자 직경은 0.1㎛ 내지 90㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지에 분산된 형태로 포함될 수 있다.

상기 본체(50)의 내부에 배치된 내부 전극(41, 42)은 나선(spiral) 형상의 코일로 형성될 수 있다.

상기 본체(50)의 내부에 배치된 기판(20)의 일면에 코일 형상의 제 1 내부 전극(41)이 형성되며, 상기 기판(20)의 일면과 대향하는 타면에 코일 형상의 제 2 내부 전극(42)이 형성된다. 상기 제 1 및 제 2 내부 전극(41, 42)는 상기 기판(20)에 형성되는 비아(미도시)를 통해 전기적으로 접속된다.

상기 제 1 및 제 2 내부 전극(41, 42)은 전기 도금법을 수행하여 형성할 수 있다.

상기 내부 전극(41, 42) 및 비아(미도시)는 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.

상기 내부 전극(41, 42)은 제1 절연막(31)으로 피복되고, 상기 제1 절연막(31)은 다시 제2 절연막(32)으로 피복되어, 2층 구조로 된 절연막을 형성한다.

상기 제1 및 제2 절연막(31, 32)은 스크린 인쇄법, 포토레지스트(Photo Resist, PR)의 노광, 현상을 통한 공정 또는 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있다.

상기 제1 절연막(31)은 내부 전극(41, 42)의 접착력을 강화하는 물질로 구성된다. 따라서, 칩 전자 부품(100)을 제조하기 위해 본체(50)를 고온 및 고압 상태에서 경화하는 경우에도 박리되거나 휘발되어 소실되지 않는다.

구체적으로 상기 제1 절연막(31)의 접착력은 ASTM D3002/D3359의 규격에 준거하여, 크로스 컷 테스트에 따라 측정한 접착력이 3B 이상이어야 한다. 제1 절연막(31)의 접착력은 ASTM D3002/D3359의 규격에 준거하여 크로스 해치(cross-hatch) 접착 테스트를 수행하여 측정한 것이다. 시편에 1 mm의 간격으로 가로 및 세로 방향으로 각각 11줄씩 칼로 그어서 가로와 세로가 각각 1 mm인 100개의 정사각형의 격자를 형성하였다. 그 후, 접착 테이프를 상기 재단 면에 부착한 후 박리하면서 함께 박리되는 면의 상태를 측정하여 평가하였다. 박리 면이 없는 경우 5B, 박리 면의 면적이 총 면적 대비 5% 미만인 경우 4B, 박리 면의 면적이 총 면적 대비 5% 내지 15%인 경우 3B, 박리 면의 면적이 총 면적 대비 15% 초과 35% 이하인 경우 2B, 박리 면의 면적이 총 면적 대비 35% 초과 65% 이하인 경우 1B, 박리 면의 면적이 총 면적 대비 65%를 초과하는 경우 0B로 평가하였다.

제1 절연막(31)의 접착력이 3B 보다 작은 경우에는 충분한 접착력을 갖지 못하여 고온 및 고압 공정 중 제1 절연막(31)이 내부 전극(41, 42)으로부터 박리되는 문제점이 발생한다. 따라서, 제1 절연막(31)의 접착력은 3B 이상이 바람직하다. 제1 절연막(31)의 내부 전극(41, 42)에 대한 접착력은 높을수록 고온 및 고압 공정 중 발생하는 박리 현상을 방지하는 데 유리하므로 상한을 정하지는 않는다.

상기 제1 절연막(31)의 유리전이온도(TG, Glass Transition Temperature, 琉璃轉移溫度)는 120℃ 이상이어야 한다. 제1 절연막(31)의 유리전이온도가 120℃ 보다 낮은 경우에는 본체(50)를 고온 및 고압 상태에서 경화하는 공정 중 제1 절연막(31)이 휘발되어 소실되거나, 경도가 감소하여 내부 전극(41, 42)과의 접착력이 감소하는 문제점이 있다.

상기 제2 절연막(32)은 본체(50) 내부의 충진재에 대한 절연성이 우수한 물질을 포함한다. 또한, 상기 제2 절연막(32)의 유리전이온도(TG, Glass Transition Temperature, 琉璃轉移溫度)는 상기 제1 절연막(31)과 마찬가지로 120℃ 이상이어야 한다. 제2 절연막(32)의 유리전이온도가 120℃ 보다 낮은 경우에는 본체(50)를 고온 및 고압 상태에서 경화하는 공정 중 제2 절연막(32)이 휘발 또는 변형됨에 따라 충진재로부터 불순물이 제2 절연막(32) 내부로 침투하게 되어 절연 능력이 감소하는 문제점이 있다.

상기 제1 및 제2 절연막(31, 32)은 앞서 설명된 조건을 만족하도록 형성되면 된다. 이를 위해 제1 및 제2 절연막(31, 32)은 에폭시(epoxy), 폴리이미드(polyimide), 아크릴(Acrylic), 테프론(Teflon) 및 액정 결정성 폴리머(Liquid Crystalline Polymer, LCP)로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있다.

특히, 제1 절연막(31)은 접착력이 우수한 에폭시 수지를 포함하고, 제2 절연막(32)은 절연성이 우수한 액정 결정성 폴리머를 포함하도록 형성함으로써 내부 전극(41, 42)을 효과적으로 절연할 수 있다.

상기 제1 및 제2 절연막(31, 32)의 두께의 합은 1 내지 30μｍ일 수 있다. 상기 제1 및 제2 절연막(31, 32)의 두께의 합이 1μｍ 미만인 경우에는 두께가 얇기 때문에 충분한 절연성을 확보할 수 없고, 고온 및 고압 공정 시 쉽게 박리되는 문제점이 있다. 또한, 상기 제1 및 제2 절연막(31, 32)의 두께의 합이 30μｍ을 초과하는 경우에는 칩 전자 부품(100)의 용량이 감소하게 되고, 칩 전자 부품(100)의 크기가 커지는 문제점이 있다. 상기 제1 및 제2 절연막(31, 32)의 두께의 합은 1 내지 30μｍ인 것이 바람직하다.

기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계연자성 기판 등으로 형성된다. 상기 기판(20)의 중앙부는 관통되어 관통 홀을 형성하고, 상기 관통 홀은 자성 재료로 충진되어 코어부(55)를 형성한다. 자성 재료로 충진되는 코어부(55)를 형성함에 따라 인덕턴스(Ls)를 향상시킬 수 있다.

상기 기판(20)의 일면에 형성된 제 1 내부 전극(41)의 일 단부는 본체(50)의 길이(L) 방향의 일 측면으로 노출될 수 있으며, 기판(20)의 반대 면에 형성된 제 2 내부 전극(42)의 일 단부는 본체(50)의 길이(L) 방향의 다른 측면으로 노출될 수 있다.

상기 본체(50)의 길이(L) 방향의 양 측면으로 노출된 상기 내부 전극(41, 42)은 제 1 및 제 2 외부전극(81, 82)과 접속하여 전기적으로 연결된다.

상기 제 1 및 제 2 외부전극(81, 82)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn), 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.

표 1은 절연막을 층 수 및 절연막의 두께에 따른 불량 발생과의 관계를 보여준다.

표 1은 본 발명의 실시 예에 부합하는 제1 및 제2 절연막을 포함하는 인덕터(실시 예)와 본 발명의 실시 예에 벗어나는 단층의 절연막 또는 제1 및 제2 절연막을 포함하는 인덕터(비교 예)를 230℃에서 고압 경화시킨 후 용량을 측정한 것이다.

표 1에서 실시 예 및 2층의 절연막으로 구성된 비교 예의 경우, 제1 절연막은 ASTM D3002/D3359의 규격에 준거한 접착력이 3B 이상이고 유리전이온도가 120℃ 이상인 에폭시 수지로 형성하고, 제2 절연막은 유리전이온도가 120℃ 이상인 액정 결정성 폴리머로 형성하였다. 표 1에서 1층의 절연막으로 구성된 비교 예의 경우, 절연막은 ASTM D3002/D3359의 규격에 준거한 접착력이 3B 이상이고 유리전이온도가 120℃ 이상인 에폭시 수지로 형성하였다.

각 조건 당 100개의 샘플의 용량을 측정하여 불량율을 표시하였다. 전체 샘플에서 용량이 측정되는 경우 내부 전극과 충진재 사이의 절연성이 확보된 것이므로 절연막이 우수한 것을 뜻하고, 전제 샘플 중 용량이 측정되지 않는 샘플을 포함하는 경우는 내부 전극과 충진재 사이의 절연성이 확보되지 않은 것이므로 절연막의 접착력 또는 절연성에 문제가 있는 것으로 판단할 수 있다.

	절연막 층 수	절연막 두께의 합 (μｍ)	용량 불량 샘플 수	밀착력 및 절연성 판정
비교 예1	1	0.5	5	불량
비교 예2	1	1	3	불량
비교 예3	1	10	2	불량
비교 예4	1	30	2	불량
비교 예5	2	0.5	3	불량
실시 예1	2	1	0	우수
실시 예2	2	10	0	우수
실시 예3	2	30	0	우수

표 1을 참조하면, 절연막을 에폭시 수지를 이용하여 하나의 층으로 형성한 비교예 1 내지 4는 용량이 측정되지 않은 샘플이 관찰되었는 바, 접착력 내지 절연성에 문제가 있음을 알 수 있다.

절연막을 2층 구조로 형성하더라도 절연막 두께의 총 합이 1μｍ 보다 작은 비교 예5 역시 용량이 측정되지 않은 샘플이 관찰되었는 바, 접착력 내지 절연성에 문제가 있음을 알 수 있다.

절연막을 2층 구조로 형성하고 절연막 두께의 총 합을 1μｍ 이상으로 형성한 실시 예1 내지 3에서는 용량이 측정되지 않은 샘플이 관찰되지 않았으므로, 밀착력 내지 절연성이 우수한 것으로 판정되었다.

표 2는 제1 절연막(31)의 접착력 및 제1 및 제2 절연막(31, 32)의 유리전이온도에 따른 불량 발생과의 관계를 보여준다.

표 2는 ASTM D3002/D3359의 규격에 준거한 접착력이 3B 이상이고 유리전이온도가 120℃인 절연막으로 제1 절연막을 형성하고 유리전이온도가 120℃ 이상인 절연막으로 제2 절연막을 형성한 인덕터(실시 예) 및 상기 조건에서 어느 하나가 벗어나도록 제1 및 제2 절연막을 형성한 인덕터(비교 예)를 230℃에서 고압 경화시킨 후 용량을 측정한 것이다. 제1 절연막은 에폭시 수지로 형성하고, 제2 절연막은 액정 결정성 폴리머로 형성하였다.

표 1에서와 마찬가지로 각 조건 당 100개의 샘플의 용량을 측정하여 불량율을 표시하였다. 전체 샘플에서 용량이 측정되는 경우 내부 전극과 충진재 사이의 절연성이 확보된 것이므로 절연막이 우수한 것을 뜻하고, 전제 샘플 중 용량이 측정되지 않는 샘플을 포함하는 경우는 내부 전극과 충진재 사이의 절연성이 확보되지 않은 것이므로 절연막의 밀착력 또는 절연성에 문제가 있는 것으로 판단할 수 있다.

	제1 절연막의 접착력 (B)	제1 및 제2 절연막의 유리전이온도 (℃)	용량 불량 샘플 수	밀착력 및 절연성 판정
비교 예1	1	100	4	불량
비교 예2	3	100	2	불량
비교 예3	4	100	1	불량
비교 예4	1	120	2	불량
실시 예1	3	120	0	우수
실시 예2	4	120	0	우수
비교 예5	1	140	3	불량
실시 예3	3	140	0	우수
실시 예4	4	140	0	우수

표 2를 참조하면, 제1 절연막의 접착력이 3B보다 낮은 비교예 1, 4, 5는 유리전이온도에 상관없이 용량이 측정되지 않은 샘플이 관찰되었는 바, 접착력 내지 절연성에 문제가 있음을 알 수 있다.

유리전이온도가 120℃보다 낮은 비교 예1 내지 3은 제1 절연막의 접착력에 상관없이 용량이 측정되지 않은 샘플이 관찰되었는 바, 접착력 내지 절연성에 문제가 있음을 알 수 있다.

제1 절연막의 접착력이 3B 이상이고, 유리전이온도가 120℃보다 높게 형성된 실시 예1 내지 4에서는 용량이 측정되지 않은 샘플이 관찰되지 않았으므로, 접착력 내지 절연성이 우수한 것으로 판정되었다.

칩 전자 부품의 실장 기판

도 4는 본 발명의 실시 예를 따르는 칩 전자 부품의 실장 기판의 사시도이다.

도 5를 참조하면, 본 발명의 실시 예를 따르는 칩 전자 부품의 실장 기판(200)은, 상부에 제1 및 제2 전극패드(221, 222)를 포함하는 인쇄회로기판(210) 및 상기 인쇄회로기판(210) 위에 실장된 칩 전자 부품(100)을 포함한다. 상기 칩 전자 부품은, 내부 전극(41, 42)을 포함하고 금속 성분을 포함하는 충진재에 의해 충진된 본체(50), 상기 내부 전극(41, 42)을 둘러싸는 제1 절연막(31) 및 상기 제1 절연막(31)을 둘러싸는 제2 절연막(32)을 포함한다.

상기 칩 전자 부품(100)의 양 단면에 형성된 제1 및 제2 외부 전극(81, 82)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(solder)(230)에 의해 솔더링(soldering)되어 인쇄회로기판(210)과 전기적으로 연결될 수 있다.

상기 칩 전자 부품(100)은 앞서 설명한 칩 전자 부품(100)과 동일한 것이다. 따라서, 상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자 부품(100)의 특징과 중복되는 설명은 여기서는 생략하도록 한다.

본발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석되지 아니한다.

100: 칩 전자 부품
20: 기판
31: 제1 절연막
32: 제2 절연막
41, 42: 제1 및 제2 내부 전극
50: 본체
55: 코어부
81, 82: 제1 및 제2 외부 전극
200: 실장 기판
210: 인쇄회로기판.
221, 222: 제1 및 제2 전극 패드
230: 솔더링

Claims

내부 전극을 포함하고, 금속 성분을 포함하는 충진재에 의해 충진된 본체;
상기 내부 전극을 둘러싸는 제1 절연막; 및
상기 제1 절연막을 둘러싸는 제2 절연막을 포함하는 칩 전자 부품.
제1항에 있어서,
상기 제1 절연막은 ASTM D3002/D3359의 규격에 따르는 접착력이 3B 이상인 칩 전자 부품.
제1항에 있어서,
상기 제1 및 제2 절연막의 유리전이온도(Tg: glass transition temperature, 琉璃轉移溫度)는 120℃ 이상인 칩 전자 부품.
제1항에 있어서,
상기 제1 및 제2 절연막의 두께의 합은 1 내지 30μｍ인 칩 전자 부품.
제1항에 있어서,
상기 제1 절연막은 에폭시 수지를 포함하고, 상기 제2 절연막은 액정 결정성 폴리머(LCP)를 포함하는 칩 전자 부품.
제1항에 있어서,
상기 본체의 길이 방향의 측면에 배치되고 상기 내부 전극과 연결되는 외부 전극을 더 포함하는 칩 전자 부품.
제1항에 있어서,
상기 본체는 열경화성수지를 포함하는 칩 전자 부품.
제1항에 있어서,
상기 내부 전극은 나선 형상의 코일인 칩 전자 부품.
상부에 제1 및 제2 전극패드를 포함하는 인쇄회로기판; 및
상기 인쇄회로기판 위에 실장된 칩 전자 부품;을 포함하고,
상기 칩 전자 부품은, 내부 전극을 포함하고 금속 성분을 포함하는 충진재에 의해 충진된 본체, 상기 내부 전극을 둘러싸는 제1 절연막 및 상기 제1 절연막을 둘러싸는 제2 절연막을 포함하는 칩 전자 부품의 실장 기판.
제9항에 있어서,
상기 제1 절연막은 ASTM D3002/D3359의 규격에 따르는 접착력이 3B 이상인 칩 전자 부품의 실장 기판.
제9항에 있어서,
상기 제1 및 제2 절연막의 유리전이온도(Tg: glass transition temperature, 琉璃轉移溫度)는 120℃ 이상인 칩 전자 부품의 실장 기판.
제9항에 있어서,
상기 제1 및 제2 절연막의 두께의 합은 1 내지 30μｍ인 칩 전자 부품의 실장 기판.