KR101607027B1

KR101607027B1 - 칩 전자 부품 및 칩 전자 부품의 실장 기판

Info

Publication number: KR101607027B1
Application number: KR1020140161665A
Authority: KR
Inventors: 정동진
Original assignee: 삼성전기주식회사
Priority date: 2014-11-19
Filing date: 2014-11-19
Publication date: 2016-03-28
Also published as: US20160141093A1; US9779867B2; CN105609233A; CN105609233B

Abstract

본 발명은 칩 전자부품 및 칩 전자부품의 실장 기판에 관한 것으로, 외부 전극이 본체의 상면, 하면 및 폭 방향의 양 측면 중 적어도 일면으로 연장되어 본체 외부면에 배치된 절연층과 일부가 중첩되도록 배치되고, 상기 외부 전극이 상기 본체의 상면, 하면 및 폭 방향의 양 측면 중 적어도 일면으로 연장된 부분 중 절연층과 중첩된 부분의 길이를 A, 절연층과 중첩되지 않은 부분의 길이를 B라고 하면, A/B≤0.15일 수 있다.

Description

칩 전자 부품 및 칩 전자 부품의 실장 기판{Chip electronic component and board having the same mounted thereon}

본 발명은 칩 전자 부품 및 칩 전자 부품의 실장 기판에 관한 것이다.

칩 전자 부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.

칩 전자 부품은 솔더링(soldering)에 의해 인쇄회로기판(Printed Circuit Board, PCB)에 실장되어 인쇄회로기판의 회로와 전기적으로 연결된다.

소형화 및 고직접화되는 본 기술분야의 특성상, 인덕터는 작은 공간에 실장될 것이 요구된다. 이경우, 인덕터 본체와 인덕터 외부의 전극 등 사이에 전기적 합선이 발생할 우려가 커진다. 이러한문제를 해결하기 위해 인덕터 본체에 절연층을 형성하는 방법이 제시되고 있으나, 인덕터 본체에 형성된 절연층으로 인하여 외부 전극이 인덕터 본체와 접합하는 면적이 줄어들어 외부 전극과 인덕터 본체의 접합강소가 감소하는 문제가 발생한다.

일본공개특허 제2006-278479호

본 발명은 외부 전극을 절연층에 중첩하여 형성함으로써 실장 안정성이 향상되고, 외부 전극과 본체의 접합강도가 향상되는 칩 전자 부품 및 칩 전자 부품의 실장 기판에 관한 것이다.

본 발명의 실시 예를 따르는 칩 전자 부품은, 외부 전극이 본체의 상면, 하면 및 폭 방향의 양 측면 중 적어도 일면으로 연장되어 본체 외부면에 배치된 절연층과 일부가 중첩되도록 배치된다. 이 때, 상기 외부 전극이 상기 본체의 상면, 하면 및 폭 방향의 양 측면 중 적어도 일면으로 연장된 부분 중 절연층과 중첩된 부분의 길이를 A, 절연층과 중첩되지 않은 부분의 길이를 B라고 하면, A/B≤0.15일 수 있다.

본 발명의 다른 실시 예를 따르는 칩 전자 부품의 실장 기판은, 상부에 제1 및 제2 전극패드를 포함하는 인쇄회로기판 및 상기 인쇄회로기판 위에 실장된 칩 전자 부품을 포함하고, 상기 칩 전자 부품은, 외부 전극이 본체의 상면, 하면 및 폭 방향의 양 측면 중 적어도 일면으로 연장되어 본체 외부면에 배치된 절연층과 일부가 중첩되도록 배치된다. 이 때, 상기 외부 전극이 상기 본체의 상면, 하면 및 폭 방향의 양 측면 중 적어도 일면으로 연장된 부분 중 절연층과 중첩된 부분의 길이를 A, 절연층과 중첩되지 않은 부분의 길이를 B라고 하면, A/B≤0.15일 수 있다.

본 발명에 따르면 외부 전극을 절연층에 중첩하여 형성함으로써 실장 안정성이 향상되고, 외부 전극과 본체의 접합강도가 향상될 수 있다.

도 1은 본 발명의 실시 예를 따르는 칩 전자 부품의 사시도이다.
도 2는 도 1의 칩 전자 부품을 AA'를 따라 절단한 단면도이다.
도 3은 본 발명의 다른 실시 예를 따르는 칩 전자 부품의 사시도이다.
도 4는 도 3의 칩 전자 부품을 BB'를 따라 절단한 단면도이다.
도 5는 본 발명의 실시 예를 따르는 칩 전자 부품의 실장 기판의 사시도이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

칩 전자 부품

이하에서는 본 발명의 일 실시형태에 따른 칩 전자 부품을 설명하되, 특히 박막형인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.

도 1은 본 발명의 실시 예를 따르는 칩 전자 부품의 사시도이고, 도 2는 도 1의 칩 전자 부품을 AA'를 따라 절단한 단면도이다.

도 1 및 도 2를 참조하면, 본 발명의 실시 예를 따르는 칩 전자 부품(100)은, 내부 전극(41, 42)를 포함하는 본체(50), 상기 본체(50)의 상면, 하면 및 폭 방향의 측면 중 적어도 일면에 배치된 절연층(70), 상기 본체(50)의 길이 방향의 단면에 배치되고 상기 내부 전극(41, 42)과 연결되는 외부 전극(81, 82)을 포함한다. 이 때, 상기 외부 전극(81, 82)은 상기 본체(50)의 상면, 하면 및 폭 방향의 측면 중 적어도 일면으로 연장되어 상기 절연층(70)과 일부가 중첩되도록 배치된다.

본 발명의 일 실시형태에 따른 칩 전자 부품(100)은 본체(50)에 절연층(70)을 형성하여 실장 시 외부의 다른 전극 등에 의한 합선을 방지할 수 있다. 또한, 내부 전극(41, 42)이 본체(50) 외부로 노출되는 본체(50)의 길이 방향의 측면에는 절연층(70)을이 배치하지 않고 본체(50)의 상면, 하면 또는 폭 방향의 측면에서 외부 전극(81, 82)이 상기 절연층(70)과 일부 중첩되도록 배치하여, 외부 전극(81, 82)의 본체(50)에 대한 고착강도를 향상시킬 수 있고, 외부 전극(81, 82)과 내부 전극(41, 42)의 전기적 연결성을 향상시킬 수 있다.

본 발명의 일 실시형태에 따른 칩 전자 부품(100)에서, '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의하기로 한다.

도 1 및 도 2를 참조하면, 본체(50)의 길이 방향의 측면으로 내부 전극(41, 42)이 노출되고, 절연층(70)은 본체(50)의 길이 방향의 측면을 제외한 면에 형성된다. 외부 전극(81, 82)은 본체(50)의 길이 방향의 측면에서 내부 전극(41, 42)과 연결되며, 본체(50)의 상면, 하면 및 폭 방향의 양 측면으로 연장되어 배치된다.

상기 본체(50)는 칩 전자 부품(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고, 예를 들어, 페라이트 또는 금속 자성체 분말이 충진되어 형성될 수 있다.

상기페라이트는 예를 들어, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등일 수 있다.

상기 금속 자성체 분말은 Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있고, 예를 들어, Fe-Si-B-Cr계 비정질 금속일 수 있으나, 반드시 이에 제한되는 것은 아니다.

상기 금속 자성체 분말의 입자 직경은 0.1㎛ 내지 30㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지에 분산된 형태로 포함될 수 있다.

상기 본체(50)의 내부에 배치된 내부 전극(41, 42)은 나선(spiral) 형상의 코일로 형성된다.

상기 본체(50)의 내부에 배치된 기판(20)의 일면에 코일 형상의 제 1 내부 전극(41)이 형성되며, 상기 기판(20)의 일면과 대향하는 타면에 코일 형상의 제 2 내부 전극(42)이 형성된다. 상기 제 1 및 제 2 내부 전극(41, 42)는 상기 기판(20)에 형성되는비아(미도시)를 통해 전기적으로 접속된다.

상기 제 1 및 제 2 내부 전극(41, 42)은 전기 도금법을 수행하여 형성할 수 있다.

상기 내부 전극(41, 42) 및 비아(미도시)는 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.

상기 내부 전극(41, 42)은 절연막(30)으로 피복된다. 상기 절연막(30)은 스크린 인쇄법, 포토레지스트(Photo Resist, PR)의 노광, 현상을 통한 공정 또는 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있다.

상기 절연막(30)은 에폭시(epoxy), 폴리이미드(polyimide) 및 액정 결정성 폴리머(Liquid Crystalline Polymer, LCP)로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 내부 전극(41, 42)은절연막(30)으로 피복되어 본체(50)를 이루는 자성 재료와 직접 접촉되지 않을 수 있다.

상기 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계연자성 기판 등으로 형성된다. 상기 기판(20)의 중앙부는 관통되어 관통 홀을 형성하고, 상기 관통 홀은 자성 재료로 충진되어 코어부(55)를 형성한다. 자성 재료로 충진되는 코어부(55)를 형성함에 따라 인덕턴스(Ls)를 향상시킬 수 있다.

상기 기판(20)의 일면에 형성된 제 1 내부 전극(41)의 일 단부는 본체(50)의 길이(L) 방향의 일 측면으로 노출될 수 있으며, 기판(20)의 반대 면에 형성된 제 2 내부 전극(42)의 일 단부는 본체(50)의 길이(L) 방향의 다른 측면으로 노출될 수 있다.

상기 본체(50)의 길이(L) 방향의 양 측면으로 노출된 상기 내부 전극(41, 42)은 제 1 및 제 2 외부전극(81, 82)과 접속하여 전기적으로 연결된다.

상기 제 1 및 제 2 외부전극(81, 82)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn), 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.

상기 절연층(70)의 재료는 특별히 제한되지 않으나, 세라믹 슬러리로 형성될 수 있다. 상기 세라믹 슬러리의 양 및 형상을 조절하여 절연층(70)의 형성 위치 및 높이를 조절할 수 있다. 상기 절연층(70)은 본체(50)를 형성한 후, 상기 본체(50)에 세라믹 슬러리를 도포하여 형성할 수 있다. 상기 세라믹 슬러리의 형성 방법은 특별히 제한되지 않으며, 예를 들면 스프레이 방식으로 분사하거나, 롤러를 이용하여 도포할 수 있다. 상기 절연층은 에폭시, 내열성 고분자, 글라스 및 세라믹으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있으나, 특별히 제한되지 않는다.

도 1 및 도 2는 본 발명의 일 실시 예를 도시한 것으로, 상기 절연층은 본체(50)의 상면, 하면 및 폭 방향의 양 측면 중 어느 하나의 면에 배치될 수 있으며, 외부 전극(81, 82)은 본체(50)의 상면, 하면 및 폭 방향의 양 측면 중 어느 하나의 면으로 연장되어 배치될 수 있다.

상기 외부 전극(81, 82)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn), 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.

상기 외부 전극(81, 82)이 본체(50)의 상면 또는 하면으로 연장되어 배치된 경우, 상기 절연층(70)은 본체(50)의 길이 방향의 양 측면에서 일정 거리 이격된 부분에는 형성되지 않을 수 있다. 상기 본체(50)의 상면 또는 하면에서 절연층(70)이 형성되지 않은 부분에는 상기 외부 전극(81, 82)이 연장되어 배치될 수 있다. 이렇게 절연층(70)이 없는 부분에 외부 전극(81, 82)을 배치함으로써 외부 전극(81, 82)과 본체(50) 사이의 접합강도를 향상시킬 수 있다.

이와 같이 외부 전극(81, 82)이 본체(50)의 상면 또는 하면으로 연장되어 배치되는 경우, 상기 외부 전극(81, 82)은 상기 본체(50)의 상면 또는 하면에 배치된 절연층(70)과 일부 중첩된다. 이렇게 외부 전극(81, 82)과 절연층(70)을 중첩함으로써 본체(50)의 상면 또는 하면을 외부의 다른 전극 등으로부터 안정적으로 절연시킬 수 있으며, 동시에 외부 전극(81, 82)과 본체(50)의 접합강도를 향상시킬 수 있다.

마찬가지로, 상기 외부 전극(81, 82)이 본체(50)의 폭 방향의 양 측면으로 연장되어 배치된 경우, 상기 절연층(70)은 본체(50)의 길이 방향의 양 측면에서 일정 거리 이격된 부분에는 형성되지 않을 수 있다. 또한, 상기 외부 전극(81, 82)은 상기 본체(50)의 폭 방향의 양 측면에 배치된 절연층(70)과 일부 중첩된다.

상기 외부 전극(81, 82)이 상기 본체(50)의 상면, 하면 및 폭 방향의 양 측면 중 적어도 일면으로 연장된 부분 중 절연층(70)과 중첩된 부분의 길이를 A, 절연층(70)과 중첩되지 않은 부분의 길이를 B라고 하면, 0.01≤A/B≤0.15을 만족할 수 있다.

A/B 값이 0.15 보다 크면 외부 전극(81, 82)이 절연층(70)과 중첩된 부분의 길이인 A가 길고, 외부 전극(81, 82)이 절연층(70)과 중첩되지 않은 부분의 길이인 B가 짧은 것이므로, 외부 전극(81, 82)과 본체(50)와의 접합 면적이 줄어들어 외부 전극(81, 82)과 본체(50)와의 접합강도가 감소하는 문제점이 있다.

또한, A/B 값이 0.01 보다 작으면 외부 전극의 외부에 도금층을 형성하기 위한 도금 공정 진행 시 도금액이 외부 전극과 절연층 사이의 미세한 틈을 통하여 본체 내부로 침투할 수 있다. 도금액이 본체 내부로 침투하게 되면 외부 전극과 내부 전극 간의 합선이 발생할 수 있다. 또한, 외부 전극과 본체의 자성체 사이에 합선이 일어날 수 있다.

따라서, 0.01≤A/B≤0.15을 만족함으로써, 외부 전극(81, 82)과 본체(50)가 안정적으로 접합할 수 있고, 도금액 침투를 방지하는 효과를 얻을 수 있다.

표 1은 상기 외부 전극(81, 82)이 절연층(70)과 중첩된 부분의 길이인 A와 외부 전극(81, 82)이 절연층(70)과 중첩되지 않은 부분의 길이인 B의 관계에 따른 외부 전극과 본체의 접합강도 및 외부 전극과 자성체 및 내부 전극과의 전기적 안정성과의 관계를 보여준다.

표 1은 인덕터 본체의 외부에 절연층 및 외부 전극을 형성한 것으로, 실시 예는 0.01≤A/B≤0.15을 만족하도록 형성하였으며, 비교 예는 상기 수치 범위를 벗어나도록 형성하였다.

본체에 절연층을 도포하고, 상기 절연층과 외부 전극이 중첩되는 길이를 다르게 하여 비교 예 및 실시 예에 해당하는 인덕터를 제조하였다.

외부 전극과 본체의 접합 강도 측정은 상기 인덕터를 열충격 테스트 후 SEM을 통하여 본체 및 외부 전극이 접하고 있는 계면을 관찰하였다. 외부 전극이 본체로부터 벗겨진 현상이 관찰된 경우 “O”로 정하고, 이와 같은 현상이 관찰되지 않은 경우 “X”로 정하였다.

외부 전극과 자성체 및 내부 전극과의 전기적 안정성은 상기 외부 전극이 형성된 인덕터의 외부면에 도금층을 형성한 후 Q값을 측정하였다. 도금 공정 진행 시 본체 내부로 도금액이 침투하여 외부 전극과 내부 전극 사이의 합선이 발생하거나, 외부 전극과 본체의 자성체 사이에 합선이 발생하면 Q값이 측정되지 않으므로, Q값이 측정된 경우를 “O”, 측정되지 않은 경우를 “X”로 정하였다.

샘플 번호	A(μｍ)	B(μｍ)	A/B	외부 전극과 본체의 접합강도 측정	외부 전극과 자성체 및 내부 전극과의 전기적 안정성
비교 예1	0	212	0.00	O	X
비교 예2	1	203	0.005	O	X
실시 예1	2	201	0.01	O	O
실시 예2	6	205	0.03	O	O
실시 예3	20	203	0.10	O	O
실시 예4	28	189	0.15	O	O
비교 예3	35	176	0.20	X	O

표 1에 의하면, A/B가 0.01 보다 낮게 형성된 경우 Q값이 측정되지 않았으므로, 외부 전극과 자성체 또는 외부 전극과 내부 전극 사이의 전기적 합선이 발생함을 알 수 있다. 또한, A/B가 0.15 보다 높게 형성된 경우 외부 전극과 본체의 접합강도가 충분하지 못함을 알 수 있다. 따라서, 0.01≤A/B≤0.15을 만족함으로써 외부 전극과 본체의 접합강도 및 전기적 안정성이 향상된 칩 전자 부품을 제공할 수 있다.

도 3은 본 발명의 다른 실시 예를 따르는 칩 전자 부품의 사시도이고, 도 4는 도 3의 칩 전자 부품을 BB'를 따라 절단한 단면도이다.

도 3 및 도 4를 참조하면, 본 발명의 실시 예를 따르는 칩 전자 부품은, 제1 및 제2 외부 전극은 상기 본체의 하면으로만 연장되어 배치될 수 있다.

이와 같이 배치하면 칩 전자 부품(100)의 상면 및 폭 방향의 양 측면에 외부 전극(81, 82)이 배치되지 않기 때문에 실장 시 외부의 전극 등에 의해 합선이 될 우려가 적다. 따라서, 본체(50)를 보다 크게 형성할 수 있고, 내부 전극(41, 42)의 권선 또는 적층을 많이 형성할 수 있어 고용량의 칩 전자 부품(100)을 형성할 수 있다.

다시 말하면, 제1 및 제2 외부 전극을 상기 본체의 하면으로만 연장되어 배치함으로써, 실장 안정성을 높일 수 있고 칩 전자 부품(100)의 용량을 증가시킬 수 있다.

도 3 및 도 4를 참조하면, 절연층(70)은 본체(50)의 하면에서 길이 방향의 양 측면으로부터 일정 거리 이격하여 형성되고, 외부 전극(81, 82)은 본체(50)의 하면으로 연장되어 배치되고, 본체(50)의 하면에 형성된 절연층(70)과 일부 중첩된다.

이 때, 상기 외부 전극(81, 82)이 상기 본체(50)의 상면, 하면 및 폭 방향의 양 측면 중 적어도 일면으로 연장된 부분 중 절연층(70)과 중첩된 부분의 길이를 A, 절연층(70)과 중첩되지 않은 부분의 길이를 B라고 하면, 0.01≤A/B≤0.15을 만족함은 앞서 설명한 바와 같다.

칩 전자 부품 의 실장 기판

도 5는 본 발명의 실시 예를 따르는 칩 전자 부품의 실장 기판(200)의 사시도이다.

도 5를 참조하면, 본 발명의 실시 예를 따르는 칩 전자 부품의 실장 기판(200)은, 상부에 전극 패드(221, 222)를 포함하는 인쇄회로기판(210) 및 상기 인쇄회로기판(210) 위에 실장된 칩 전자 부품을 포함한다. 상기 칩 전자 부품(100)은 앞서 설명한 칩 전자 부품(100)과 동일한 것이다. 즉, 내부 전극(41, 42)를 포함하는 본체(50), 상기 본체(50)의 상면, 하면 및 폭 방향의 측면 중 적어도 일면에 배치된 절연층(70), 상기 본체(50)의 길이 방향의 단면에 배치되고 상기 내부 전극(41, 42)과 연결되는 외부 전극(81, 82)을 포함하고, 상기 외부 전극(81, 82)은 상기 본체(50)의 상면, 하면 및 폭 방향의 측면 중 적어도 일면으로 연장되어 상기 절연층(70)과 일부가 중첩되도록 배치된다.

상기 칩 전자 부품(100)의 양 단면에 형성된 제1 및 제2 외부 전극(81, 82)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(solder)(230)에 의해 솔더링(soldering)되어 인쇄회로기판(210)과 전기적으로 연결될 수 있다.

상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자 부품(100)의 특징과 중복되는 설명은 여기서는 생략하도록 한다.

본발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석되지 아니한다.

100: 칩 전자 부품
20: 기판
30: 절연막
41, 42: 제1 및 제2 내부 전극
50: 본체
55: 코어부
70: 절연층
81, 82: 제1 및 제2 외부 전극
200: 실장 기판
210: 인쇄회로기판.
221, 222: 제1 및 제2 전극 패드
230: 솔더링

Claims

내부 전극을 포함하는 본체;
상기 본체의 상면, 하면 및 폭 방향의 측면 중 적어도 일면에 배치된 절연층;
상기 본체의 길이 방향의 측면에 배치되고 상기 내부 전극과 연결되는 외부 전극;을 포함하고,
상기 외부 전극은 상기 본체의 상면, 하면 및 폭 방향의 양 측면 중 적어도 일면으로 연장되어 상기 절연층과 일부가 중첩되도록 배치되며,
상기 외부 전극이 상기 본체의 상면, 하면 및 폭 방향의 양 측면 중 적어도 일면으로 연장된 부분 중 절연층과 중첩된 부분의 길이를 A, 절연층과 중첩되지 않은 부분의 길이를 B라고 하면, 0.01≤A/B≤0.15인 칩 전자 부품.
삭제
제1항에 있어서,
상기 외부 전극이 상기 절연층과 중첩된 부분은 상기 외부 전극이 상기 절연층을 덮도록 배치된 칩 전자 부품.
제1항에 있어서,
상기 외부 전극은 상기 본체의 하면으로만 연장된 칩 전자 부품.
제1항에 있어서,
상기 내부 전극은 나선 형상의 코일인 칩 전자 부품.
제1항에 있어서,
상기 본체는 금속 자성체 분말 및 열경화성수지를 포함하는 칩 전자 부품.
상부에 제1 및 제2 전극패드를 포함하는 인쇄회로기판; 및
상기 인쇄회로기판 위에 실장된 칩 전자 부품;을 포함하고,
상기 칩 전자 부품은, 내부 전극을 포함하는 본체, 상기 본체의 상면, 하면 및 폭 방향의 측면 중 적어도 일면에 배치된 절연층, 상기 본체의 길이 방향의 측면에 배치되고 상기 내부 전극과 연결되는 외부 전극을 포함하고, 상기 외부 전극은 상기 본체의 상면, 하면 및 폭 방향의 측면 중 적어도 일면으로 연장되어 상기 절연층과 일부가 중첩되도록 배치되며,
상기 외부 전극이 상기 상면, 하면 및 폭 방향의 측면 중 적어도 일면으로 연장된 부분 중 절연층과 중첩된 부분의 길이를 A, 절연층과 중첩되지 않은 부분의 길이를 B라고 하면, 0.01≤A/B≤0.15인 칩 전자 부품의 실장 기판.
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제7항에 있어서,
상기 외부 전극이 상기 절연층과 중첩된 부분은 상기 외부 전극이 상기 절연층을 덮도록 배치된 칩 전자 부품의 실장 기판.
제7항에 있어서,
상기 외부 전극은 상기 본체의 하면으로만 연장된 칩 전자 부품의 실장 기판.
제7항에 있어서,
상기 내부 전극은 나선 형상의 코일인 칩 전자 부품의 실장 기판.
제7항에 있어서,
상기 본체는 금속 자성체 분말 및 열경화성수지를 포함하는 칩 전자 부품의 실장 기판.