KR101983146B1 - 칩 전자부품 - Google Patents

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Abstract

본 발명은 칩 전자부품에 관한 것으로, 보다 상세하게는 칩 사이즈가 소형화되더라도 동일한 칩 사이즈 내에서 자속이 흐를 수 있는 자성체의 부피를 증가시킴으로써 용량을 극대화할 수 있고, 자성체와 접촉하는 외부 전극의 계면을 넓힘으로써 외부 전극의 고착 강도를 향상시키고, 크랙(crack)이나 박리(delamination)의 발생을 방지하여 신뢰성을 향상시킬 수 있는 칩 전자부품에 관한 것이다.

Description

칩 전자부품 {Chip electronic component}
본 발명은 칩 전자부품에 관한 것으로, 보다 상세하게는 IT 디바이스 등에 구비되어 노이즈(Noise)를 제거할 수 있는 칩 인덕터에 관련된다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.
최근 들어, 각종 통신 디바이스 또는 디스플레이 디바이스 등 IT 디바이스의 소형화 및 박막화가 가속화되고 있는데, 이러한 IT 디바이스에 채용되는 인덕터, 캐패시터, 트랜지스터 등의 각종 소자들 또한 소형화 및 박형화하기 위한 연구가 지속적으로 이루어지고 있다. 이에, 인덕터도 소형이면서 고밀도의 자동 표면 실장이 가능한 칩으로의 전환이 급속도로 이루어져 왔으며, 도금으로 올려진 코일 도선 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 인덕터의 개발이 이어지고 있다.
상기와 같이 박막의 절연 기판의 상하면에 내부 코일 패턴을 형성하는 박막형 인덕터는 칩 사이즈가 점점 더 소형화됨에 따라 코일을 형성할 수 있는 공간이 줄어들어 코일의 면적 및 코일의 턴 수가 작아지게 되고, 자속이 흐를 수 있는 자성체의 부피 역시 줄어들어 충분한 용량을 확보하기 어려워졌다.
또한, 종래에는 자성체와 외부 전극의 경계면에서 크랙(crack)이나 박리(delamination)가 빈번하게 일어나 신뢰성 문제가 발생하였다.
아래의 특허문헌 1은 절연 기판 상하면에 도금으로 내부 코일 패턴을 형성하는 박막형의 칩 인덕터를 개시하고 있으나, 칩이 소형화됨에도 충분한 용량을 구현하는데에는 한계가 있으며, 자성체와 외부 전극의 접촉 면적이 적어 경계면에서의 크랙(crack)이나 박리(delamination) 현상으로 인한 신뢰성의 문제가 있었다.
일본공개공보 제2007-067214호
본 발명에 따른 일 실시형태의 목적은 칩 사이즈가 소형화되더라도 동일한 칩 사이즈 내에서 자성체의 부피를 증가시킴으로써 인덕턴스(Inductance, L) 및 품질 계수(Quality factor, Q) 등의 성능을 향상시킨 칩 전자부품을 제공하는 것이다.
또한, 자성체와 접촉하는 외부 전극의 계면을 넓힘으로써 크랙(crack)이나 박리(delamination) 현상을 방지하고, 신뢰성을 향상시킨 칩 전자부품을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 일 실시형태는,
절연 기판을 포함하는 자성체 본체; 상기 절연 기판의 적어도 일면에 형성되는 내부 도체 패턴부; 상기 자성체 본체의 외면에 형성되며, 상기 내부 도체 패턴부와 접속하는 외부 전극; 및 상기 자성체 본체의 저면에 형성되며, 상기 자성체 본체의 저면에 형성되는 외부 전극의 일부를 덮도록 형성되는 추가 자성체 층;을 포함하는 칩 전자부품을 제공한다.
상기 추가 자성체 층은 상기 자성체 본체와 접속할 수 있다.
상기 추가 자성체 층은 상기 자성체 본체의 저면으로부터의 두께가 30 내지 60㎛가 되도록 형성될 수 있다.
상기 추가 자성체 층은 상기 자성체 본체의 저면에 형성되는 외부 전극 면적의 5 내지 30%를 덮도록 형성될 수 있다.
상기 추가 자성체 층은 페라이트 및 금속계 연자성 재료로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
또한, 본 발명의 다른 일 실시형태는 절연 기판을 포함하는 자성체 본체; 상기 절연 기판의 적어도 일면에 형성되는 내부 도체 패턴부; 상기 자성체 본체의 길이 방향 양 단면에 노출되고, 일단이 상기 내부 도체 패턴과 연결되며 상기 자성체 본체의 두께 방향으로 연장되는 스터드 전극; 상기 스터드 전극의 타단에 연결되며, 상기 자성체 본체의 저면에 형성되는 외부전극; 및 상기 자성체 본체의 저면에 형성되며, 상기 자성체 본체의 저면에 형성되는 외부 전극의 일부를 덮도록 형성되는 추가 자성체 층;을 포함하는 칩 전자부품을 제공한다.
또한, 본 발명의 또 다른 일실시형태는 기판 상에 실장된 칩 전자부품에 있어서, 상기 칩 전자부품은 절연 기판을 포함하는 자성체 본체; 상기 절연 기판의 적어도 일면에 형성되는 내부 도체 패턴부; 상기 자성체 본체의 외면에 형성되며, 상기 내부 도체 패턴부와 접속하는 외부 전극; 및 상기 자성체 본체의 저면에 형성되며, 상기 자성체 본체의 저면에 형성되는 외부 전극의 일부를 덮도록 형성되는 추가 자성체 층;을 포함하며, 상기 기판 상에 형성된 회로부와 상기 외부 전극은 솔더부를 통해 접속되는 기판 상에 실장된 칩 전자부품을 제공한다.
상기 추가 자성체 층은 상기 자성체 본체의 저면으로부터의 두께가, 상기 외부 전극과 기판 상에 형성된 회로부 및 솔더부의 두께의 합에 비하여 작게 형성될 수 있다.
상기 추가 자성체 층은 상기 자성체 본체의 저면으로부터의 두께가 30 내지 60㎛가 되도록 형성될 수 있다.
본 발명의 일 실시형태의 칩 전자부품에 의하면, 칩 사이즈가 소형화되더라도 동일한 칩 사이즈 내에서 자속이 흐를 수 있는 자성체의 부피를 증가시킴으로써 용량을 극대화할 수 있다.
또한, 자성체와 접촉하는 외부 전극의 계면을 넓힘으로써 외부 전극의 고착 강도를 향상시키고, 크랙(crack)이나 박리(delamination)의 발생을 방지하여 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시형태의 칩 전자부품의 내부 코일 패턴이 나타나게 도시한 사시도이다.
도 2는 도 1에 도시된 I-I' 선에 의한 단면도이다.
도 3은 본 발명의 다른 일 실시형태의 칩 전자부품의 내부 코일 패턴이 나타나게 도시한 사시도이다.
도 4는 도 3에 도시된 Ⅱ-Ⅱ' 선에 의한 단면도이다.
도 5는 자속의 흐름을 나타낸 단면도이다.
도 6은 기판 상에 실장한 본 발명의 일 실시형태의 칩 전자부품을 도시한 단면도이다.
도 7은 본 발명의 일 실시형태의 칩 전자부품의 제조 방법을 개략적으로 설명하는 도면이다.
이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다. 다만, 본 발명의 사상은 제시되는 실시예에 제한되지 아니하고, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 구성요소를 추가, 변경, 삭제 등을 통하여, 퇴보적인 다른 발명이나 본 발명 사상의 범위 내에 포함되는 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본원 발명 사상 범위 내에 포함된다고 할 것이다.
또한, 각 실시예의 도면에 나타나는 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
칩 전자부품
도 1은 본 발명의 일 실시형태의 칩 전자부품의 내부 코일 패턴이 나타나게 도시한 사시도이며, 도 2는 도 1의 칩 전자부품의 단면도이다.
도 1 및 도 2를 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 칩 인덕터(10)가 개시된다. 상기 칩 전자부품은 칩 인덕터 이외에도 칩 비즈(chip beads), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.
상기 칩 인덕터(10)는 자성체 본체(50), 절연 기판(23), 내부 도체 패턴부(42, 44), 외부 전극(80) 및 추가 자성체 층(53)을 포함한다.
상기 자성체 본체(50)는 칩 인덕터(10)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않으며 예를 들어, 페라이트, 금속계 연자성 재료 등이 충진되어 형성될 수 있다. 상기 금속계 연자성 재료로, Fe-Si-B-Cr 계 비정질 금속 파우더 재료를 이용할 수 있으며, 이에 제한되는 것은 아니다.
상기 자성체 본체(50)는 육면체 형상일 수 있으며, 본 발명의 실시예를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다.
상기 자성체 본체(50)는 길이 방향의 길이가 폭 방향의 길이보다 큰 직 육면체의 형상을 가질 수 있다.
상기 자성체 본체(50)의 내부에 형성되는 절연 기판(23)은 얇은 박막으로 형성되고, 도금으로 내부 도체 패턴부(42, 44)를 형성할 수 있는 재질이라면 특별하게 제한되지 않으며 예를 들어, PCB 기판, 페라이트 기판, 금속계 연자성 기판 등으로 형성될 수 있다.
상기 절연 기판(23)의 중앙부는 관통되어 홀을 형성하고, 상기 홀은 금속계 연자성 재료 등의 자성체로 충진되어 코어부(71)를 형성할 수 있다. 자성체로 충진되는 코어부(71)를 형성함에 따라 인덕턴스(Inductance, L)를 향상시킬 수 있다.
상기 절연 기판(23)의 일면에 코일 형상의 패턴을 가지는 내부 도체 패턴부(42)가 형성될 수 있으며, 상기 절연 기판(23)의 반대 면에도 코일 형상의 패턴을 가지는 내부 도체 패턴부(44)가 형성될 수 있다.
상기 내부 도체 패턴부(42, 44)는 스파이럴(spiral) 형상의 코일 패턴을 포함할 수 있으며, 상기 절연 기판(23)의 일면과 반대 면에 형성되는 내부 도체 패턴부(42, 44)는 상기 절연 기판(23)에 형성되는 비아 전극(46)을 통해 전기적으로 접속될 수 있다.
상기 내부 도체 패턴부(42, 44) 및 비아 전극(46)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al) 또는 이들의 합금 등으로 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 절연 기판(23)의 일면에 형성되는 내부 도체 패턴부(42)의 일 단부는 자성체 본체(50)의 길이 방향의 일 단면으로 노출될 수 있으며, 절연 기판(23)의 반대 면에 형성되는 내부 도체 패턴부(44)의 일 단부는 자성체 본체(50)의 길이 방향의 타 단면으로 노출될 수 있다.
상기 자성체 본체(50)의 길이 방향의 양 단면으로 노출되는 상기 내부 도체 패턴부(42, 44)와 접속하도록 길이 방향의 양 단면에는 외부 전극(80)이 형성될 수 있다. 상기 외부 전극(80)은 상기 자성체 본체(50)의 두께 방향의 양 단면 및/또는 폭 방향의 양 단면으로 연장되어 형성될 수 있다.
상기 외부 전극(80)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
상기 자성체 본체(50)의 두께 방향의 저면에는 추가 자성체 층(53)이 형성될 수 있다. 상기 추가 자성체 층(53)은 자성체 본체(50)의 저면과 직접 접속하도록 형성될 수 있으며, 자성체 본체(50)의 저면에 형성된 외부 전극(80)의 일부를 덮도록 형성될 수 있다.
상기 추가 자성체 층(53)이 형성됨으로써 자속이 흐를 수 있는 자성체의 부피가 그만큼 증가하여 인덕턱스(Inductance, L) 및 품질 계수(Quality factor, Q)가 향상되고, DC-bias 특성이 향상되는 등 인덕터의 성능이 향상될 수 있다. 또한, 외부 전극의 일부를 덮도록 형성됨으로써 외부 전극의 고착 강도를 증가시켜 신뢰성을 향상시킬 수 있다.
상기 추가 자성체 층(53)은 자성체 본체(53)의 저면으로부터의 두께가 30 내지 60 ㎛가 되도록 형성될 수 있다. 추가 자성체 층(53)의 두께가 30㎛ 미만일 경우 외부 전극의 두께보다 얇아 외부 전극의 고착 강도를 향상시키는데 한계가 있으며, 60㎛를 초과할 경우 칩 사이즈 자체가 증가하는 문제가 있다.
상기 추가 자성체 층(53)은 자성체 본체(50)의 저면에 형성되는 외부 전극(80) 면적의 5 내지 30% 를 덮도록 형성될 수 있다. 5% 미만을 덮도록 형성될 경우 외부 전극의 고착 강도를 향상시키지 못하여 크랙(crack) 및 박리(delamination) 현상이 발생할 수 있으며, 30%를 초과하도록 덮을 경우 외부 전극의 실장 면적이 지나치게 감소하는 문제가 있을 수 있다.
상기 추가 자성체 층(53)은 자기 특성을 나타내는 재료라면 제한되지 않으며 예를 들어, 페라이트, 금속계 연자성 재료 등이 충진되어 형성될 수 있다. 상기 금속계 연자성 재료로, Fe-Si-B-Cr 계 비정질 금속 파우더 재료를 이용할 수 있으며, 이에 제한되는 것은 아니다. 상기 추가 자성체 층(53)은 자성체 본체(50)와 동일한 자성체로 형성될 수 있다.
한편, 도 3은 본 발명의 다른 일 실시형태의 칩 전자부품의 내부 코일 패턴이 나타나게 도시한 사시도이며, 도 4는 도 3의 칩 전자부품의 단면도이고, 도 5는 자속의 흐름을 나타낸 단면도이다.
도 3 내지 5를 참조하면, 본 발명의 일 실시형태의 칩 전자부품(10)은 스터드 전극(60)을 포함하며, 외부 전극(85)은 자성체 본체(50)의 저면에 형성될 수 있다.
상기 스터드 전극(60)은 자성체 본체(50)의 길이 방향 양 단면에 노출되고, 일단이 상기 내부 도체 패턴(44)과 연결되며, 상기 자성체 본체(50)의 두께 방향으로 연장될 수 있다.
상기 스터드 전극(60)과 접속되고, 상기 자성체 본체(50)의 저면에 형성된 외부 전극(85)의 일부를 덮도록 추가 자성체 층(53)이 형성될 수 있다.
도 5에서와 같이, 추가 자성체 층을 형성하지 않았을 때 형성되는 자속(B)에 비하여 상기 추가 자성체 층(53)이 형성됨에 따라 형성되는 자속(A)의 흐름이 커지게 되고, 이로 인하여 인덕터의 성능을 향상시킬 수 있다.
도 6은 기판 상에 실장한 본 발명의 일 실시형태의 칩 전자부품을 도시한 단면도이다.
도 6을 참조하면, 상기 칩 전자부품(10)은 외부 전극(85)이 솔더부(200)를 통해 기판(100) 상에 형성된 회로부(110)와 전기적으로 접속되도록 실장될 수 있다.
이 때, 외부 전극(85)을 덮도록 형성되는 추가 자성체 층(53)의 두께(HM)는 상기 외부 전극(85)의 두께(HE)와 회로부(110)의 두께(HC) 및 솔더부(200)의 두께(HS)의 합에 비하여 작게 형성될 수 있다. 상기 추가 자성체 층(53)이 외부 전극(85)의 두께(HE)와 회로부(110)의 두께(HC) 및 솔더부(200)의 두께(HS)의 합에 비하여 작게 형성됨으로써 실제 실장되는 칩의 높이는 증가되지 않으면서도 자속이 흐를 수 있는 자성체의 부피가 커져 인덕턱스(Inductance, L) 및 품질 계수(Quality factor, Q) 등의 성능이 향상될 수 있다.
칩 전자부품의 제조방법
도 7은 본 발명의 일 실시형태의 칩 전자부품의 제조 방법을 개략적으로 설명하는 도면이다.
도 7(a)를 참조하면, 상기 절연 기판(23)의 일면 및 반대 면에 내부 도체 패턴부(42, 44)를 형성하고, 상기 절연 기판(23) 일면에 형성된 내부 도체 패턴(44)과 연결되는 스터드 전극(60)을 형성할 수 있다.
상기 절연 기판(23)의 일부에는 홀을 형성하고 전도성 물질을 충진하여 비아 전극(46)을 형성할 수 있으며, 상기 비아 전극(46)을 통해 절연 기판(23)의 일면과 반대 면에 형성되는 내부 도체 패턴부(42, 44)는 전기적으로 접속될 수 있다.
상기 절연 기판(23) 중앙부에는 드릴, 레이저, 샌드 블래스트, 펀칭 가공 등을 수행하여 절연 기판을 관통하는 홀을 형성할 수 있다.
절연 기판(23)의 일면 및 반대 면에 형성된 내부 도체 패턴부(42, 44)를 절연층(27)으로 피복할 수 있다. 상기 절연층(27)의 형성은 딥핑(dipping)법, 절연체의 코팅, 노광 및 현상 방법을 통해 수행될 수 있으며, 에폭시(Epoxy)수지 및 솔더 레지스트(solder resist) 등의 재료를 사용할 수 있다.
도 7(b)를 참조하면, 상기 내부 도체 패턴(42, 44)이 형성된 절연 기판(23)의 상면 및 하면에 자성체 재료 및 수지를 포함하는 자성체 본체(50)를 형성할 수 있다. 자성체 층을 절연 기판(23)의 양면에 적층하고 라미네이트법이나 정수압 프레스법을 통해 압착하여 자성체 본체(50)를 형성할 수 있다. 이때, 상기 홀이 자성체로 충진될 수 있도록 하여 코어부(71)를 형성할 수 있다.
도 7(c)를 참조하면, 상기 자성체 본체(50)의 저면에 상기 스터드 전극(60)과 접속되도록 외부 전극(85)을 형성할 수 있다. 상기 외부 전극(85)은 상기 자성체 본체(50)의 저면에 프린팅하여 형성할 수 있다. 상기 외부 전극(85)을 형성하는 방법은 외부 전극의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.
도 7(d)를 참조하면, 외부 전극(85)이 형성된 자성체 본체(50)의 저면에 추가 자성체 층(53)을 형성할 수 있다. 상기 자성체 본체(50)의 저면에 형성된 외부 전극(85)을 일부 덮도록 자성체를 추가로 도포하고 압착하여 추가 자성체 층(53)을 형성할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10 : 칩 전자부품 46 : 비아 전극
50 : 자성체 본체 60 : 스터드 전극
23 : 절연 기판 71 : 코어부
27 : 절연층 80, 85 : 외부 전극
42, 44 : 내부 도체 패턴부 100 : 기판

Claims (9)

  1. 절연 기판을 포함하는 자성체 본체;
    상기 절연 기판의 적어도 일면에 형성되는 내부 도체 패턴부;
    상기 자성체 본체의 외면에 형성되며, 상기 내부 도체 패턴부와 접속하는 외부 전극; 및
    상기 자성체 본체의 저면에 형성되며, 상기 자성체 본체의 저면에 형성되는 외부 전극의 일부를 덮도록 형성되는 추가 자성체 층;을 포함하고,
    상기 추가 자성체 층은 자성체 재료 및 수지를 포함하는, 칩 전자부품.
  2. 제 1항에 있어서,
    상기 추가 자성체 층은 상기 자성체 본체와 접속하는 칩 전자부품.
  3. 제 1항에 있어서,
    상기 추가 자성체 층은 상기 자성체 본체의 저면으로부터의 두께가 30 내지 60㎛가 되도록 형성되는 칩 전자부품.
  4. 제 1항에 있어서,
    상기 추가 자성체 층은 상기 자성체 본체의 저면에 형성되는 외부 전극 면적의 5 내지 30%를 덮도록 형성되는 칩 전자부품.
  5. 제 1항에 있어서,
    상기 추가 자성체 층은 페라이트 및 금속계 연자성 재료로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품.
  6. 절연 기판을 포함하는 자성체 본체;
    상기 절연 기판의 적어도 일면에 형성되는 내부 도체 패턴부;
    상기 자성체 본체의 길이 방향 양 단면에 노출되고, 일단이 상기 내부 도체 패턴과 연결되며 상기 자성체 본체의 두께 방향으로 연장되는 스터드 전극;
    상기 스터드 전극의 타단에 연결되며, 상기 자성체 본체의 저면에 형성되는 외부전극; 및
    상기 자성체 본체의 저면에 형성되며, 상기 자성체 본체의 저면에 형성되는 외부 전극의 일부를 덮도록 형성되는 추가 자성체 층;을 포함하고,
    상기 추가 자성체 층은 자성체 재료 및 수지를 포함하는, 칩 전자부품.
  7. 기판 상에 실장된 칩 전자부품에 있어서,
    상기 칩 전자부품은
    절연 기판을 포함하는 자성체 본체;
    상기 절연 기판의 적어도 일면에 형성되는 내부 도체 패턴부;
    상기 자성체 본체의 외면에 형성되며, 상기 내부 도체 패턴부와 접속하는 외부 전극; 및
    상기 자성체 본체의 저면에 형성되며, 상기 자성체 본체의 저면에 형성되는 외부 전극의 일부를 덮도록 형성되는 추가 자성체 층;을 포함하고,
    상기 추가 자성체 층은 자성체 재료 및 수지를 포함하는,
    상기 기판 상에 형성된 회로부와 상기 외부 전극은 솔더부를 통해 접속되는 기판 상에 실장된 칩 전자부품.
  8. 제 7항에 있어서,
    상기 추가 자성체 층은 상기 자성체 본체의 저면으로부터의 두께가, 상기 외부 전극과 기판 상에 형성된 회로부 및 솔더부의 두께의 합에 비하여 작게 형성되는 기판 상에 실장된 칩 전자부품.
  9. 제 7항에 있어서,
    상기 추가 자성체 층은 상기 자성체 본체의 저면으로부터의 두께가 30 내지 60㎛가 되도록 형성되는 기판 상에 실장된 칩 전자부품.

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