KR101832547B1 - 칩 전자부품 및 그 제조방법 - Google Patents

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KR101832547B1 KR1020140179808A KR20140179808A KR101832547B1 KR 101832547 B1 KR101832547 B1 KR 101832547B1 KR 1020140179808 A KR1020140179808 A KR 1020140179808A KR 20140179808 A KR20140179808 A KR 20140179808A KR 101832547 B1 KR101832547 B1 KR 101832547B1
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Abstract

본 발명의 일 측면은, 자성체 본체 및 상기 자성체 본체의 내부에 매설되며, 나선 형상의 내부 코일부 및 상기 내부 코일부의 단부와 연결되며 상기 자성체 본체의 외부로 노출되는 인출부를 포함하는 코일 패턴부를 포함하며, 상기 인출부의 두께는 상기 내부 코일부의 얇게 형성된 칩 전자부품을 제공한다.

Description

칩 전자부품 및 그 제조방법{Chip electronic component and manufacturing method thereof}
본 발명은 칩 전자부품 및 그 제조방법에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
박막형 인덕터는 도금으로 코일 패턴부를 형성한 후, 자성체 분말 및 수지를 혼합시킨 자성체 분말-수지 복합체를 경화하여 자성체 본체를 제조하고, 자성체 본체의 외측에 외부전극을 형성하여 제조한다.
이러한 박막형 인턱터의 경우, 최근 세트의 복합화, 다기능화, 슬림화 등의 변화에 따라 칩의 두께를 더욱 얇게 하려는 시도가 계속되고 있다. 이에, 당 기술 분야에서는 이러한 칩의 슬림화 추세에서도 높은 성능과 신뢰성을 확보할 수 있는 방안이 요구된다.
일본공개특허 제2007-067214호
본 발명의 목적 중 하나는 코일 패턴부 주위의 자성체 본체 영역을 충분히 확보하여, 특히 두께가 얇은 슬림화된 칩의 제조 시에 발생할 수 있는 깨짐 불량 등의 문제를 줄일 수 있는 칩 전자부품 및 이를 효율적으로 제조할 수 있는 방법을 얻는 것이다.
본 발명의 일 측면은,
자성체 본체 및 상기 자성체 본체의 내부에 매설되며, 나선 형상의 내부 코일부 및 상기 내부 코일부의 단부와 연결되며 상기 자성체 본체의 외부로 노출되는 인출부를 포함하는 코일 패턴부를 포함하며, 상기 인출부의 두께는 상기 내부 코일부의 두께보다 얇게 형성된 칩 전자부품을 제공한다.
본 발명의 일 실시 예에서, 상기 내부 코일부의 두께를 a, 상기 인출부의 두께를 b라 할 때, 0.6 ≤ b/a < 1을 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 자성체 본체에서 상기 코일 패턴부의 상부 및 하부를 덮는 커버 영역의 두께는 150㎛ 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 코일 패턴부는 도금으로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 코일 패턴부는 절연 기판의 일면에 배치된 제 1 코일 패턴부와, 상기 절연 기판의 일면과 대향하는 타면에 배치된 제 2 코일 패턴부를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 자성체 본체의 외측에 배치되며, 상기 인출부와 연결되는 외부전극을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 자성체 본체는 금속 자성체 분말 및 열경화성 수지를 포함할 수 있다.
한편, 본 발명의 다른 측면은,
절연 기판 상에 코일 패턴부를 형성하는 단계 및 상기 코일 패턴부가 형성된 절연 기판의 상부 및 하부에 자성체 시트를 적층하여 자성체 본체를 형성하는 단계를 포함하며, 상기 코일 패턴부는 나선 형상의 내부 코일부와, 상기 내부 코일부의 단부와 연결되며 상기 자성체 본체의 일면으로 노출되는 인출부를 포함하고, 상기 인출부의 두께는 상기 내부 코일부의 두께보다 얇게 형성된 칩 전자부품의 제조방법을 제공한다.
본 발명의 일 실시 예에서, 상기 내부 코일부의 두께를 a, 상기 인출부의 두께를 b라 할 때, 0.6 ≤ b/a < 1을 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 코일 패턴부를 형성하는 단계는 도금 공정으로 실행될 수 있다.
본 발명의 일 실시 예에서, 상기 인출부와 연결되도록 상기 자성체 본체의 외측에 외부전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 여러 효과 중 일 효과로서, 특히 두께가 얇은 슬림화된 칩의 제조 시에 발생할 수 있는 깨짐 불량 등의 문제를 줄일 수 있는 칩 전자부품을 제공할 수 있으며, 나아가 이러한 칩 전자부품을 효율적으로 제조할 수 있는 제조방법을 제공할 수 있다. 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 코일 패턴부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 칩 전자부품의 제공공정을 나타내는 개략적인 공정 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시 예를 상세히 설명한다. 본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다. 또한, 본 실시 예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다. 또한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
한편, 본 명세서에서 사용되는 "일 실시 예(one example)"라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시 예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 그 일 예로서 박막형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태의 칩 전자부품에 따른 내부 코일부가 나타나게 도시한 개략 사시도이며, 도 2는 도 1의 I-I'선에 의한 단면도이다. 도 1 및 도 2를 함께 참조하면, 칩 전자부품의 일 예로서 전원 공급 회로의 전원 라인 등에 사용되는 박막형 인덕터가 개시된다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)은 자성체 본체(50), 자성체 본체(50)의 내부에 매설된 코일 패턴부(61, 62) 및 자성체 본체(50)의 외측에 배치되어 코일 패턴부(61, 62)와 연결된 제 1 및 제 2 외부전극(81, 82)을 포함하여 구성될 수 있다.
도 1에 나타낸 바를 기준으로 하면, 하기의 설명에서 '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의될 수 있다.
자성체 본체(50)는 칩 전자부품(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고, 예를 들어, 페라이트 또는 금속 자성체 입자가 수지부에 충진되어 형성될 수 있다.
상기 물질들의 구체적인 예로서, 우선, 상기 페라이트는 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등의 물질로 이루어질 수 있으며, 자성체 본체(50)는 이러한 페라이트 입자가 에폭시나 폴리이미드 등의 수지에 분산된 형태를 가질 수 있다.
또한, 상기 금속 자성체 입자는 Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있고, 예를 들어, Fe-Si-B-Cr계 비정질 금속일 수 있으나, 반드시 이에 제한되는 것은 아니다. 이러한 금속 자성체 입자의 직경은 약 0.1㎛ 내지 30㎛일 수 있으며, 상술한 페라이트의 경우와 마찬가지로, 자성체 본체(50)는 이러한 금속 자성체 입자가 에폭시나 폴리이미드 등의 수지에 분산된 형태를 가질 수 있다.
도 1 및 도 2에 도시된 바와 같이, 자성체 본체(50)의 내부에 배치된 절연 기판(20)의 일면에는 제 1 코일 패턴부(61)가 배치되며, 상기 절연 기판(20)의 일면과 대향하는 타면에 제 2 코일 패턴부(62)가 배치될 수 있다. 이 경우, 제 1 및 제 2 코일 패턴부(61, 62)는 절연 기판(20)을 관통하여 형성되는 비아(미도시)를 통해 전기적으로 접속될 수 있다.
절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성될 수 있다. 절연 기판(20)의 중앙부는 관통되어 관통 홀을 형성하고, 상기 관통 홀은 자성 재료로 충진되어 코어부(55)를 형성할 수 있다. 이와 같이, 자성 재료로 충진되는 코어부(55)를 형성함으로써 박막형 인덕터의 성능을 향상시킬 수 있다.
제1 및 제2 코일 패턴부(61, 62)는 각각 나선(spiral) 형상으로 형성되어 코일의 메인 영역으로 작용하는 내부 코일부(41, 42)와, 내부 코일부(41, 42)의 단부와 연결되며 자성체 본체(50)의 일면으로 노출되는 인출부(46, 47)를 포함하여 구성될 수 있다. 이 경우, 인출부(46, 47)는 내부 코일부(41, 42)의 일 단부가 연장되어 형성되며, 자성체 본체(50)의 일면으로 노출되어 자성체 본체(50)의 외측에 배치된 외부전극(81, 82)과 연결될 수 있다.
제 1 및 제 2 코일 패턴부(61, 62)와 비아(미도시)는 전기 전도성이 뛰어난 금속을 포함하는 물질로 형성될 수 있으며, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다. 이 경우, 박막 형상으로 제조하기 위한 바람직한 공정의 예로서, 제 1 및 제 2 코일 패턴부(61, 62)는 전기 도금법을 수행하여 형성할 수 있으며, 다만, 이와 유사한 효과를 보일 수 있는 것이라면 당 기술 분야에서 알려진 다른 공정을 이용할 수도 있을 것이다.
본 실시 형태의 경우, 인출부(46, 47)는 그 두께(b)가 내부 코일부(41, 42)의 두께(a)보다 얇게 형성되어 있다. 인출부(46, 47)가 두꺼울수록 인출부(46, 47) 주변에 존재하는 자성체 본체(50)의 양(혹은 부피)은 줄어들게 되며, 이렇게 자성체 본체(50)의 양이 줄어들 경우 절단이나 연마 등의 후속 공정에서 취약해져 불량률이 증가할 수 있다. 즉, 블레이드(blade)나 쏘우(saw) 등을 이용하여 자성체 본체(50)를 칩 단위로 절단하는 경우, 이러한 장비들에 의한 응력이 내부 코일부(41, 42)로 전달될 수 있는데, 이러한 응력의 영향은 절단 영역 주변에 존재하는 자성체 본체(50)의 양이 적을수록, 즉, 자성체 본체(50)의 두께가 얇을수록 상대적으로 더 커질 수 있다.
이를 고려하여 본 실시 형태에서는 인출부(46, 47)의 두께를 상대적으로 얇게 하였으며, 인출부(46, 47) 주변에서 자성체 본체(50)가 차지하는 영역을 더욱 확보할 수 있었다. 이렇게 상대적으로 증가된 자성체 본체(50) 영역은 상술한 바와 같이 후속되는 공정에서 내부 코일 영역에 미치는 응력의 영향을 최소화함으로써 칩의 성능과 신뢰성 향상에 기여할 수 있다.
상술한 바와 같이, 상대적으로 얇게 형성된 인출부(46, 47)가 갖는 유익한 효과는 자성체 본체(50)의 두께가 얇을 경우 더욱 커질 수 있으며, 자성체 본체(50)의 두께가 얇은 경우라 함은, 예를 들어, 자성체 본체(50)에서 코일 패턴부(61, 62)의 상부 및 하부를 덮는 커버 영역의 두께(c)가 약 150㎛ 이하인 형태로 정의될 수 있다.
이와 같이, 인출부(46, 47)가 얇을수록 내부 코일부(41, 42)의 보호에는 유리하지만, 외부전극(81, 82)과의 접촉 면적이 줄어들면서 전기적 특성이 저하될 수 있다. 따라서, 인출부(46, 47)의 두께는 내부 코일부(41, 42)와 비교하여 적절히 결정될 필요가 있으며, 내부 코일부(41, 42)의 두께를 a, 인출부(46, 47)의 두께를 b라 할 때, 0.6 ≤ b/a < 1을 만족하는 범위에서 인출부(46, 47)와 내부 코일부(41, 42)를 형성하는 것이 바람직하다. 양자의 두께 비율, 즉, b/a가 0.6보다 작은 경우에는 인출부(46, 47)가 지나치게 얇아 칩의 전기적 성능 저하가 뚜렷한 결과를 보였다.
한편, 내부 코일부(41, 42) 및 인출부(46, 47)는 도금으로 형성될 수 있으며, 도금 공정을 수행하여 내부 코일부(41, 42) 및 인출부(46, 47)를 형성하는 경우 전류 밀도, 도금액의 농도, 도금 속도 등을 조절하여 인출부(46, 47)의 두께(b)를 내부 코일부(41, 42)의 두께(a)보다 얇게 구현할 수 있다.
칩 전자부품의 제조방법
도 3은 본 발명의 일 실시형태에 따른 칩 전자부품의 제공공정을 개략적으로 나타내는 공정 순서도이다. 도 1 및 도 2를 함께 참조하여 제조방법을 설명한다.
우선, 절연 기판(20) 상에 코일 패턴부(61, 62)를 형성하며, 반드시 이에 제한되는 것은 아니지만 바람직하게 도금을 이용할 수 있다. 상술한 바와 같이, 코일 패턴부(61, 62)는 나선 형상의 내부 코일부(41, 42)와, 내부 코일부(41, 42)의 일 단부가 연장되어 형성된 인출부(46, 47)를 포함하도록 형성될 수 있다.
상술한 바와 같이, 본 실시 형태에서는 인출부(46, 47)의 두께(b)를 내부 코일부(41, 42)의 두께(a)보다 얇게 형성하여 후속 공정에서 안정성이 충분히 확보되도록 하였다. 이 경우, 내부 코일부(41, 42)와 인출부(46, 47)를 도금 공정을 수행하여 형성할 수 있으며 전류 밀도, 도금액의 농도, 도금 속도 등을 조절하여 인출부(46, 47)의 두께(b)를 내부 코일부(41, 42)의 두께(a)보다 얇게 구현할 수 있다.
한편, 도 1 및 도 2에는 나타내지 않았지만, 코일 패턴부(61, 62)를 더욱 보호하기 위하여 이를 피복하는 절연막(미도시)을 형성할 수 있으며, 상기 절연막은 스크린 인쇄법, 포토레지스트(Photo Resist, PR)의 노광, 현상을 통한 공정 또는 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있다.
다음으로, 코일 패턴부(61, 62)가 형성된 절연 기판(20)의 상부 및 하부에 자성체 시트를 적층한 후 이를 압착 및 경화하여 자성체 본체(50)를 형성한다. 상기 자성체 시트는 금속 자성체 분말, 바인더 및 용제 등의 유기물을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 캐리어 필름(carrier film)상에 수십 ㎛의 두께로 도포한 후 건조하여 시트 형태로 제조할 수 있다.
절연 기판(20)의 중앙부는 기계적 드릴, 레이저 드릴, 샌드 블래스트, 펀칭 가공 등을 수행하여 제거되어 코어부 홀이 형성될 수 있으며, 상기 코어부 홀이 자성체 시트를 적층, 압착 및 경화하는 과정에서 자성 재료로 충진되어 코어부(55)를 형성한다.
다음 단계로서, 자성체 본체(50)의 일면으로 노출되는 인출부(46, 47)와 각각 접속하도록 자성체 본체(50)의 외측에 제 1 및 제 2 외부전극(81, 82)을 형성한다. 외부전극(81, 82)은 전기 전도성이 뛰어난 금속을 포함하는 페이스트를 사용하여 형성할 수 있으며, 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 전도성 페이스트일 수 있다. 또한, 외부전극(81, 82) 상에 도금층(미도시)을 더 형성할 수 있다. 이 경우, 상기 도금층은 니켈(Ni), 구리(Cu) 및 주석(Sn)으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있으며, 예를 들어, 니켈(Ni)층과 주석(Sn)층이 순차로 형성될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 여기서는 생략하도록 한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 칩 전자부품
20: 절연 기판
41, 42: 내부 코일부
46, 47: 인출부
61, 62: 코일 패턴부
50: 자성체 본체
55: 코어부
81, 82: 외부전극

Claims (11)

  1. 자성체 본체; 및
    상기 자성체 본체의 내부에 매설되며, 나선 형상의 내부 코일부 및 상기 내부 코일부의 단부와 연결되며 상기 자성체 본체의 외부로 노출되는 인출부를 포함하는 코일 패턴부;를 포함하며,
    상기 인출부의 두께는 상기 내부 코일부의 두께보다 얇게 형성되고,
    상기 인출부와 상기 내부 코일부는 상기 인출부의 두께 방향으로 오버랩되지 않는 형태인 칩 전자부품.
  2. 제 1항에 있어서,
    상기 내부 코일부의 두께를 a, 상기 인출부의 두께를 b라 할 때, 0.6 ≤ b/a < 1을 만족하는 칩 전자부품.
  3. 제 1항에 있어서,
    상기 자성체 본체에서 상기 코일 패턴부의 상부 및 하부를 덮는 커버 영역의 두께는 150㎛ 이하인 칩 전자부품.
  4. 제 1항에 있어서,
    상기 코일 패턴부는 도금으로 형성된 칩 전자부품.
  5. 제 1항에 있어서,
    상기 코일 패턴부는 절연 기판의 일면에 배치된 제 1 코일 패턴부와, 상기 절연 기판의 일면과 대향하는 타면에 배치된 제 2 코일 패턴부를 포함하는 칩 전자부품.
  6. 제 1항에 있어서,
    상기 자성체 본체의 외측에 배치되며, 상기 인출부와 연결되는 외부전극; 을 더 포함하는 칩 전자부품.
  7. 제 1항에 있어서,
    상기 자성체 본체는 금속 자성체 분말 및 열경화성 수지를 포함하는 칩 전자부품.
  8. 절연 기판 상에 코일 패턴부를 형성하는 단계; 및
    상기 코일 패턴부가 형성된 절연 기판의 상부 및 하부에 자성체 시트를 적층하여 자성체 본체를 형성하는 단계;를 포함하며,
    상기 코일 패턴부는 나선 형상의 내부 코일부와, 상기 내부 코일부의 단부와 연결되며 상기 자성체 본체의 일면으로 노출되는 인출부를 포함하고,
    상기 인출부의 두께는 상기 내부 코일부의 두께보다 얇게 형성되며,
    상기 인출부와 상기 내부 코일부는 상기 인출부의 두께 방향으로 오버랩되지 않는 형태인 칩 전자부품의 제조방법.
  9. 제 8항에 있어서,
    상기 내부 코일부의 두께를 a, 상기 인출부의 두께를 b라 할 때, 0.6 ≤ b/a < 1을 만족하는 칩 전자부품의 제조방법.
  10. 제 8항에 있어서,
    상기 코일 패턴부를 형성하는 단계는 도금 공정으로 실행되는 칩 전자부품의 제조방법.
  11. 제 8항에 있어서,
    상기 인출부와 연결되도록 상기 자성체 본체의 외측에 외부전극을 형성하는 단계;를 더 포함하는 칩 전자부품의 제조방법.
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