KR20160102657A - 칩 전자부품 및 그 제조방법 - Google Patents

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Abstract

본 발명은 자성 재료를 포함하는 자성체 바디; 상기 자성체 바디에 매설되며, 기판의 일면과 타면에 배치된 제 1 및 제 2 코일 도체가 연결되어 형성되는 코일부; 상기 제 1 및 제 2 코일 도체를 덮어씌우는 절연막; 및 상기 절연막 상에 형성된 자성막;을 포함하는 칩 전자부품에 관한 것이다.

Description

칩 전자부품 및 그 제조방법{Chip electronic component and manufacturing method thereof}
본 발명은 칩 전자부품 및 그 제조방법에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
박막형 인덕터는 도금으로 코일부를 형성한 후, 자성체 분말 및 수지를 혼합시킨 자성체 분말-수지 복합체를 경화하여 자성체 바디를 제조하고, 자성체 바디의 외측에 외부전극을 형성하여 제조한다.
일본공개특허 제2006-278479호
본 발명은 높은 인덕턴스(Inductance, L) 및 우수한 Q 특성(quality factor)을 구현할 수 있는 칩 전자부품 및 그 제조방법에 관한 것이다.
본 발명의 일 실시형태는 자성 재료를 포함하는 자성체 바디; 상기 자성체 바디에 매설되며, 기판의 일면과 타면에 배치된 제 1 및 제 2 코일 도체가 연결되어 형성되는 코일부; 상기 제 1 및 제 2 코일 도체를 덮어씌우는 절연막; 및 상기 절연막 상에 형성된 자성막;을 포함하는 칩 전자부품을 제공한다.
본 발명의 일 실시형태에 따르면, 높은 인덕턴스(Inductance, L) 및 우수한 Q 특성(quality factor)을 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 코일부가 나타나게 개략적으로 도시한 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 본 발명의 다른 실시형태에 따른 칩 전자부품의 폭-두께(W-T)방향의 단면도이다.
도 4는 본 발명의 다른 실시형태에 따른 칩 전자부품의 폭-두께(W-T)방향의 단면도이다.
도 5a 내지 도 5f는 본 발명의 일 실시형태에 따른 칩 전자부품의 제조공정을 설명하는 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 코일부가 나타나게 개략적으로 도시한 사시도이다.
도 1을 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 파워 인덕터가 개시된다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)은 자성체 바디(50), 상기 자성체 바디(50)의 내부에 매설된 코일부(40) 및 상기 자성체 바디(50)의 외측에 배치되어 상기 코일부(40)와 전기적으로 연결된 제 1 및 제 2 외부전극(81, 82)을 포함한다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)에 있어서, '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의하기로 한다.
상기 자성체 바디(50)는 자기 특성을 나타내는 자성 재료라면 제한되지 않고 포함할 수 있으며, 예를 들어, 페라이트 또는 금속 자성체 분말을 포함할 수 있다.
상기 코일부(40)는 상기 자성체 바디(50) 내부에 배치된 기판(20)의 일면에 형성된 제 1 코일 도체(41)와, 상기 기판(20)의 일면과 대향하는 타면에 형성된 제 2 코일 도체(42)가 연결되어 형성된다.
상기 제 1 및 제 2 코일 도체(41, 42) 각각은 상기 기판(20)의 동일 평면 상에 형성되는 평면 코일 형태일 수 있으며, 상기 제 1 및 제 2 코일 도체(41, 42)는 나선(spiral) 형상으로 형성될 수 있다.
상기 제 1 코일 도체(41)의 일 단부는 연장되어 자성체 바디(50)의 길이(L) 방향의 일 단면으로 노출되며, 상기 제 2 코일 도체(42)의 일 단부는 연장되어 자성체 바디(50)의 길이(L) 방향의 타 단면으로 노출된다.
상기 제 1 및 제 2 코일 도체(41, 42)는 기판(20) 상에 전기 도금을 수행하여 형성할 수 있으나, 이에 반드시 제한되는 것은 아니다.
상기 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성된다.
상기 기판(20)의 중앙부는 관통되어 관통 홀을 형성하고, 상기 관통 홀은 자성 재료로 충진되어 코어부(55)를 형성한다.
상기 코일부(40)의 내측에 자성 재료로 충진되는 코어부(55)를 형성함에 따라 인덕턴스(L)를 향상시킬 수 있다.
상기 자성체 바디(50)의 길이(L) 방향의 양 단면으로 노출되는 상기 제 1 및 제 2 코일 도체(41, 42)의 일 단부는 상기 자성체 바디(50)의 길이(L) 방향의 양 단면에 각각 배치된 제 1 및 제 2 외부전극(81, 82)과 접속되어 전기적으로 연결된다.
한편, 본 발명의 일 실시형태에 따른 칩 전자부품(100)은 상기 코일부(40) 상에 자성막(60)이 형성된다. 본 발명의 일 실시형태에 따른 상기 자성막(60)에 대한 구체적인 설명은 후술하도록 한다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 2를 참조하면, 본 발명의 일 실시형태에 따른 상기 자성체 바디(50)는 금속 자성체 분말(51)을 포함할 수 있다.
상기 금속 자성체 분말(51)은 철(Fe), 규소(Si), 붕소(B), 크롬(Cr), 알루미늄(Al), 구리(Cu), 니오븀(Nb) 및 니켈(Ni)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 결정질 또는 비정질 금속일 수 있다.
예를 들어, 상기 금속 자성체 분말(51)은 Fe-Si-Cr계 비정질 금속일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 금속 자성체 분말(51)의 입자 직경은 0.1㎛ 내지 30㎛일 수 있으며, 평균 입자 직경이 서로 다른 2종류 이상의 금속 자성체 분말이 혼합될 수 있다.
평균 입자 직경이 서로 다른 2종류 이상의 금속 자성체 분말을 혼합함으로써 충진율을 향상시켜 고 투자율을 확보할 수 있고, 고주파수 및 고전류에서의 자성 손실(Core Loss)에 따른 효율 저하를 방지할 수 있다.
상기 금속 자성체 분말(51)은 열경화성 수지에 분산된 형태로 포함된다.
상기 열경화성 수지는 예를 들어, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등일 수 있다.
상기 기판(20)의 일면과 타면에 형성된 제 1 및 제 2 코일 도체(41, 42)는 상기 기판(20)을 관통하여 형성되는 비아(45)를 통해 연결되어 코일부(40)를 형성한다.
상기 제 1 및 제 2 코일 도체(41, 42)와 비아(45)는 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
상기 제 1 및 제 2 코일 도체(41, 42)는 절연막(30)으로 덮어 씌워진다.
상기 제 1 및 제 2 코일 도체(41, 42)는 절연막(30)으로 피복되어 자성체 바디(50)를 이루는 자성 재료와 직접 접촉하지 않고, 쇼트(short) 불량을 방지할 수 있다.
상기 절연막(30)은 예를 들어, 에폭시 수지, 폴리이미드(polyimid) 수지 등의 고분자 물질, 포토 레지스트(photo resist, PR), 금속 산화물 등을 포함할 수 있으나, 이에 반드시 제한되는 것은 아니며, 상기 제 1 및 제 2 코일 도체(41, 42)를 둘러싸 쇼트(short)를 방지할 수 있는 절연 물질이라면 적용 가능하다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)은 상기 절연막(30) 상에 상기 자성막(60)이 형성된다.
상기 자성막(60)은 고 투자율을 가지는 연자성체로 이루어질 수 있으며, 예를 들어, 철(Fe), 규소(Si), 붕소(B), 크롬(Cr), 알루미늄(Al), 구리(Cu), 니오븀(Nb) 및 니켈(Ni)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 금속 또는 합금으로 이루어질 수 있다.
상기 자성막(60)은 상기 자성체 바디(50)에 포함된 자성 재료보다 투자율이 클 수 있다.
상기 자성막(60)은 상기 절연막(30) 상에 전기 도금을 수행하여 형성할 수 있으나, 이에 반드시 제한되는 것은 아니다.
상기 자성막(60)은 상기 코일부(40)를 덮는 절연막(30) 상에 형성되어 투자율을 향상시키고, 높은 인덕턴스(L) 및 우수한 Q 특성(quality factor)을 구현할 수 있도록 한다.
전자 제품이 점차 소형화되면서 칩 전자부품 역시 소형화가 요구되고 있는데, 이러한 칩 전자부품의 소형화로 인해 자성 재료의 체적이 감소하고, 코일부의 코일 턴 수가 감소하여 인덕턴스 및 Q 특성(quality factor) 등이 저하되는 문제가 발생하였다.
이를 해결하기 위하여 종래에는 일반적으로 자성체 바디를 형성할 때 보다 투자율이 높은 자성 재료를 사용하여 투자율을 향상시키고자 하였으나, 투자율이 높은 재료에 대한 개발의 한계로 인해 칩 전자부품을 소형화시키면서도 목표하는 인덕턴스 및 Q 특성(quality factor)를 구현하는데 어려움이 있었다.
그러나, 본 발명의 일 실시형태는 코일부(40)를 덮는 절연막(30) 상에 높은 투자율을 가지는 상기 자성막(60)을 형성함으로써 자성체 바디(50)에 포함된 자성 재료의 투자율을 더 이상 높이지 않고도 전체 투자율을 향상시켜 상술한 문제를 해결하였다.
본 발명의 일 실시형태는 상기 코일부(40)를 덮는 절연막(30) 상에 상기 자성막(60)을 형성함으로써 코일부의 코일 턴 수를 증가시키지 않고도 높은 인덕턴스(L)를 구현할 수 있으며, 투자율이 향상되고 코일 턴 수를 줄일 수 있어 자성 재료의 체적이 증가하여 Q 특성(quality factor)을 향상시킬 수 있다.
상기 코일부(40)에 전류가 인가되면 유도 자속(magnetic flux)이 발생한다. 유도 자속은 코일부(40)와 인접한 영역에서 높은 밀도로 형성되기 때문에 코일부(40)에 인접하도록 상기 코일부(40)를 덮는 절연막(30) 상에 고 투자율의 자성막(60)을 형성함으로써 인덕턴스 및 Q 특성(quality factor)을 효과적으로 향상시킬 수 있다.
한편, 상기 자성막(60)은 코일부(40)를 덮는 절연막(30) 상에 형성되는 것이 바람직하다.
상기 자성막(60)이 코일부(40)에 직접 형성될 경우 쇼트(short) 불량이 발생할 수 있으며, 인덕턴스(L) 증가의 효과가 나타나지 않을 수 있다.
상기 절연막(30)과 상기 자성막(60) 사이에는 도금 시드막(70)이 형성될 수 있다.
상기 도금 시드막(70)은 상기 자성막(60)을 절연막(30) 상에 전기 도금을 수행하여 형성하기 위한 시드(seed) 역할을 하는 것으로, 전기 전도성이 우수한 도전성 재료를 포함할 수 있으며, 예를 들어, 구리(Cu)를 포함할 수 있다.
상기 도금 시드막(70)은 무전해 도금 또는 스퍼터링(sputtering) 등의 박막 공법을 수행하여 형성할 수 있으나, 이에 특별히 제한되지는 않는다.
상기 자성막(60) 상에는 상기 자성막(60)을 덮는 절연 커버층(미도시)이 더 형성될 수 있다.
상기 절연 커버층(미도시)을 형성함으로써 상기 자성막(60)과 자성체 바디(50)에 포함된 자성 재료로 인한 쇼트(short) 불량을 방지할 수 있다.
상기 자성막(60)은 도 2에 도시된 바와 같이 상기 절연막(30)과 기판(20)의 측면을 모두 덮도록 형성될 수 있으나, 이에 반드시 제한된 것은 아니며, 상기 자성막(60)은 코일부(40)를 덮는 절연막(30)의 적어도 일부분 상에 형성될 수 있다.
도 3은 본 발명의 다른 실시형태에 따른 칩 전자부품의 폭-두께(W-T)방향의 단면도이다.
도 3을 참조하면, 본 발명의 다른 실시형태에 따른 칩 전자부품(100)의 상기 자성막(60)은 바깥 측면 측 절연막(30) 상에는 형성되지 않는다.
상기 자성막(60)은 절연막(30) 전체에 형성되어야 하는 것은 아니며, 도 3에 도시된 바와 같이 절연막(30)의 적어도 일부분 상에 형성될 수 있다.
상기 코일부(40)에 전류가 인가되어 발생하는 유도 자속(magnetic flux)은 코일부(40)의 바깥 측면 측보다 코어부(55) 측에서 높은 밀도로 형성되기 때문에 코어부(55) 측 절연막(30) 상에 고 투자율의 자성막(60)을 형성함으로써 인덕턴스 및 Q 특성(quality factor)을 효과적으로 향상시킬 수 있다.
도 3에 도시된 상기 자성막(60)의 형상을 제외하고, 상술한 본 발명의 실시형태에 따른 칩 전자부품의 구성과 중복되는 구성은 동일하게 적용될 수 있다.
도 4는 본 발명의 다른 실시형태에 따른 칩 전자부품의 폭-두께(W-T)방향의 단면도이다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 상기 절연막(30)의 표면은 상기 제 1 및 제 2 코일 도체(41, 42)의 표면에 대응되는 형상으로 형성된다.
상기 절연막(30)이 상기 제 1 및 제 2 코일 도체(41, 42)의 표면에 대응되는 형상으로 형성되는 것이란, 도 4에 도시된 바와 같이 상기 절연막(30)의 표면이 제 1 및 제 2 코일 도체(41, 42)의 표면의 형상대로 얇게 코팅되듯이 형성되는 것을 말한다.
상기 제 1 및 제 2 코일 도체(41, 42)의 표면의 형상대로 형성된 상기 절연막(30) 상에 절연막(30)의 형상대로 상기 자성막(60)이 형성될 수 있다.
상기 절연막(30)과 자성막(60) 사이에는 상기 절연막(30)의 형상대로 도금 시드막(70)이 더 형성될 수 있다.
도 4에 도시된 바와 같이 제 1 및 제 2 코일 도체(41, 42)의 형상대로 상기 절연막(30) 및 자성막(60)이 형성되는 경우 누설 전류의 발생, 파형 불량을 방지하고, 인덕턴스를 더욱 향상시킬 수 있다.
도 4에 도시된 상기 절연막(30) 및 자성막(60)의 형상을 제외하고, 상술한 본 발명의 실시형태에 따른 칩 전자부품의 구성과 중복되는 구성은 동일하게 적용될 수 있다.
칩 전자부품의 제조방법
도 5a 내지 도 5f는 본 발명의 일 실시형태에 따른 칩 전자부품의 제조공정을 설명하는 도면이다.
도 5a를 참조하면, 먼저 코일부(40)를 형성한다.
기판(20)에 비아 홀(미도시)을 형성하고, 상기 기판(20) 상에 개구부를 갖는 도금 레지스트(미도시)를 형성한 후, 상기 비아 홀 및 개구부를 도금에 의해 도전성 금속으로 충진하여 제 1 및 제 2 코일 도체(41, 42)와, 이를 연결하는 비아(45)를 형성할 수 있다.
상기 제 1 및 제 2 코일 도체(41, 42)와 비아(45)는 전기 전도성이 뛰어난 도전성 금속으로 형성될 수 있으며, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
다만, 코일부(40)의 형성 방법은 이와 같은 도금 공정으로 반드시 제한되는 것은 아니며, 금속 와이어(wire)로 코일부를 형성할 수도 있고, 자성체 바디 내부에 형성되어 인가되는 전류에 의해 자속을 발생시킬 수 있는 형태라면 적용 가능하다.
도 5b를 참조하면, 상기 제 1 및 제 2 코일 도체(41, 42)를 덮어씌우는 절연막(30)을 형성한다.
상기 절연막(30)은 예를 들어, 에폭시 수지, 폴리이미드(polyimid) 수지 등의 고분자 물질, 포토 레지스트(photo resist, PR), 금속 산화물 등을 포함할 수 있으나, 이에 반드시 제한되는 것은 아니며, 상기 제 1 및 제 2 코일 도체(41, 42)를 둘러싸 쇼트(short)를 방지할 수 있는 절연 물질이라면 적용 가능하다.
상기 절연막(30)은 스크린 인쇄법, 포토 레지스트(Photo Resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정, 코일 도체의 화학적 에칭(etching) 등을 통한 산화 등의 방법으로 형성할 수 있다.
한편, 상기 절연막(30)은 화학 증착법(Chemical Vapor Depsition, CVD) 또는 저점도의 고분자 코팅액을 사용하여 딥핑(dipping)법으로 형성할 수도 있으며, 이와 같이 형성된 절연막(30)은 제 1 및 제 2 코일 도체(41, 42)의 표면의 형상대로 얇게 코팅되듯이 형성될 수 있다.
도 5c를 참조하면, 상기 제 1 및 제 2 코일 도체(41, 42)가 형성되지 않은 중앙부의 기판(20) 및 절연막(30)을 제거하여 코어부 홀(55')을 형성할 수 있다.
상기 기판(20) 및 절연막(30)의 제거는 기계적 드릴, 레이저 드릴, 샌드 블래스트, 펀칭 가공 등을 통해 수행할 수 있다.
도 5d를 참조하면, 상기 절연막(30) 상에 도금 시드막(70)을 형성한다.
상기 도금 시드막(70)은 상기 자성막(60)을 상기 절연막(30) 상에 전기 도금을 수행하여 형성하기 위한 시드(seed) 역할을 하는 것으로, 전기 전도성이 우수한 도전성 재료를 포함할 수 있으며, 예를 들어, 구리(Cu)를 포함할 수 있다.
상기 도금 시드막(70)은 무전해 도금 또는 스퍼터링(sputtering) 등의 박막 공법을 수행하여 형성할 수 있으나, 이에 특별히 제한되지는 않는다.
도 5e를 참조하면, 상기 도금 시드막(70) 상에 자성막(60)을 형성한다.
상기 자성막(60)은 고 투자율을 가지는 연자성체로 이루어질 수 있으며, 예를 들어, 철(Fe), 규소(Si), 붕소(B), 크롬(Cr), 알루미늄(Al), 구리(Cu), 니오븀(Nb) 및 니켈(Ni)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 금속 또는 합금으로 이루어질 수 있다.
상기 자성막(60)은 상기 자성체 바디(50)에 포함된 자성 재료보다 투자율이 클 수 있다.
상기 자성막(60)은 상기 절연막(30) 상에 형성된 도금 시드막(70)을 기초로 전기 도금을 수행하여 형성할 수 있으나, 이에 반드시 제한되는 것은 아니다.
상기 자성막(60)은 상기 코일부(40)를 덮는 절연막(30) 상에 형성되어 투자율을 향상시키고, 높은 인덕턴스(L) 및 우수한 Q 특성(quality factor)을 구현할 수 있도록 한다.
상기 자성막(60) 상에 자성막(60)을 덮는 절연 커버층(미도시)을 더 형성할 수 있다. 상기 절연 커버층(미도시)을 형성함으로써 상기 자성막(60)과 자성체 바디(50)에 포함된 자성 재료로 인한 쇼트(short) 불량을 방지할 수 있다.
도 5f를 참조하면, 상기 제 1 및 제 2 코일 도체(41, 42)의 상부 및 하부에 금속 자성체 분말(51)을 포함하는 자성체 시트(50')를 적층하여 자성체 바디(50)를 형성한다.
상기 자성체 시트(50')는 금속 자성체 분말(51)과, 열경화성 수지, 바인더 및 용제 등의 유기물을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 캐리어 필름(carrier film) 상에 수십 ㎛의 두께로 도포한 후 건조하여 시트(sheet)형으로 제조할 수 있다.
상기 자성체 시트(50')는 금속 자성체 분말(51)이 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지에 분산된 형태로 제조된다.
상기 자성체 시트(50')를 적층하고, 압착 및 경화하여 코일부(40)가 매설된자성체 바디(50)를 형성한다.
이때, 상기 코어부 홀(55')이 자성 재료로 충진되어 코어부(55)를 형성한다.
본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법으로 자성체 시트(50')를 적층하여 코일부(40)가 매설된 자성체 바디(50)를 형성하는 공정을 설명하였으나, 반드시 이에 제한되는 것은 아니며, 코일부가 매설된 자성체 분말-수지 복합체를 형성할 수 있는 방법이라면 적용 가능하다.
다음으로, 상기 자성체 바디(50)의 외측에 상기 코일부(40)와 접속하도록 제 1 및 제 2 외부전극(81, 82)을 형성한다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 칩 전자부품
20 : 기판
30 : 절연막
40 : 코일부
41, 42 : 제 1 및 제 2 코일 도체
45 : 비아
50 : 자성체 바디
51 : 금속 자성체 분말
55 : 코어부
60 : 자성막
70 : 도금 시드막
81, 82 : 제 1 및 제 2 외부전극

Claims (14)

  1. 자성 재료를 포함하는 자성체 바디;
    상기 자성체 바디에 매설되며, 기판의 일면과 타면에 배치된 제 1 및 제 2 코일 도체가 연결되어 형성되는 코일부;
    상기 제 1 및 제 2 코일 도체를 덮어씌우는 절연막; 및
    상기 절연막 상에 형성된 자성막;을 포함하는 칩 전자부품.
  2. 제 1항에 있어서,
    상기 자성막은 도금으로 형성된 칩 전자부품.
  3. 제 1항에 있어서,
    상기 절연막과 상기 자성막 사이에 도금 시드막이 더 형성된 칩 전자부품.
  4. 제 1항에 있어서,
    상기 자성막은 상기 자성체 바디에 포함된 자성 재료보다 투자율이 큰 칩 전자부품.
  5. 제 1항에 있어서,
    상기 자성막은 철(Fe), 규소(Si), 붕소(B), 크롬(Cr), 알루미늄(Al), 구리(Cu), 니오븀(Nb) 및 니켈(Ni)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 금속 또는 합금으로 이루어진 칩 전자부품.
  6. 제 1항에 있어서,
    상기 절연막의 표면은 상기 제 1 및 제 2 코일 도체의 표면에 대응되는 형상으로 형성되는 칩 전자부품.
  7. 제 1항에 있어서,
    상기 자성체 바디는 금속 자성체 분말 및 열경화성 수지를 포함하는 칩 전자부품.
  8. 제 1항에 있어서,
    상기 코일부는 도금으로 형성된 칩 전자부품.
  9. 기판의 일면과 타면에 제 1 및 제 2 코일 도체를 형성하여 코일부를 형성하는 단계;
    상기 제 1 및 제 2 코일 도체를 덮어씌우는 절연막을 형성하는 단계;
    상기 절연막 상에 자성막을 형성하는 단계; 및
    상기 코일부의 상부 및 하부에 금속 자성체 분말 및 열경화성 수지를 포함하는 자성체 시트를 적층하여 자성체 바디를 형성하는 단계;
    를 포함하는 칩 전자부품의 제조방법.
  10. 제 9항에 있어서,
    상기 자성막은 도금으로 형성하는 칩 전자부품의 제조방법.
  11. 제 9항에 있어서,
    상기 자성막을 형성하는 단계 이전에,
    상기 절연막 상에 도금 시드막을 형성하는 단계;를 더 포함하는 칩 전자부품의 제조방법.
  12. 제 9항에 있어서,
    상기 절연막을 형성하는 단계는, 상기 절연막의 표면이 상기 제 1 및 제 2 코일 도체의 표면에 대응되는 형상으로 형성되도록 절연막을 형성하는 칩 전자부품의 제조방법.
  13. 제 9항에 있어서,
    상기 자성막은 상기 금속 자성체 분말보다 투자율이 큰 칩 전자부품의 제조방법.
  14. 제 9항에 있어서,
    상기 자성막은 철(Fe), 규소(Si), 붕소(B), 크롬(Cr), 알루미늄(Al), 구리(Cu), 니오븀(Nb) 및 니켈(Ni)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 금속 또는 합금으로 이루어진 칩 전자부품의 제조방법.

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