JP2004319763A - インダクタ素子及び電子回路装置 - Google Patents
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Abstract
【解決手段】電子回路装置は、スパイラル状の導体パターン200とスパイラル状の導体パターン400とを重ねた構造のインダクタ素子を有しており、基盤100における導体パターンの占有面積を小さくすることができる。また、このインダクタ素子は、外部接続端子がスパイラル状の導体パターン200の内周端202とスパイラル状の導体パターン400の内周端402に形成される。従って、インダクタ素子は、導体パターン200及び400の形成領域の周辺に外部接続端子の形成領域を確保する必要がなく、更なる高集積化を図ることができる。
【選択図】 図6
Description
【発明の属する技術分野】
本発明は、スパイラル状の導体によって形成されるインダクタ素子に関する。
【0002】
【従来の技術】
従来から、半導体集積回路においては、基板上に薄膜成形技術等を利用してスパイラル状の導体を形成し、これをインダクタ素子として用いている。このようなインダクタ素子には、高周波信号が流れても安定した動作が可能であることが要求されている。この要求に応えるためには、インダクタ素子のインダクタンスを高くする必要がある。一般に、インダクタ素子のインダクタンスは、導体の巻回数を多くするほど大きくなる。
【0003】
しかし、導体の巻回数を多くすると、基板上におけるインダクタ素子の占有面積が広くなるため、高集積化の妨げとなる。このため、スパイラル状の導体を2段に形成し、これらを接続することによって、基板上におけるインダクタ素子の占有面積が広くならないようにしつつ、インダクタンスを高くすることが行われている(例えば、特許文献1参照)。
【0004】
【特許文献1】
特開平3−89548号公報(第3頁、第3図)
【0005】
【発明が解決しようとする課題】
しかしながら、特許文献1に記載の2段に形成されたインダクタ素子は、いわゆるペリフェラル形であり、スパイラル状の導体の外周端に外部接続端子が形成される構造になっている。このため、スパイラル状の導体の形成領域の周辺に外部接続端子の形成領域を確保する必要があり、更なる高集積化の妨げとなっていた。
【0006】
そこで、本願の課題は、高インダクタンスを維持しつつ、更なる高集積化を図ったインダクタ素子を提供することである。
【0007】
【問題を解決するための手段】
上記課題を解決するために、本発明は請求項1に記載されるように、スパイラル状の第1の導体と、前記スパイラル状の第1の導体の内周端に形成される第1の外部接続端子と、スパイラル状の第2の導体と、前記スパイラル状の第2の導体の内周端に形成される第2の外部接続端子と、前記スパイラル状の第1の導体の外周端と、前記スパイラル状の第2の導体の外周端とを接続する第3の導体とを備えるインダクタ素子である。
【0008】
このようなインダクタ素子では、スパイラル状の導体の内周端に外部接続端子が形成されるため、スパイラル状の導体の形成領域の周辺に外部接続端子の形成領域を確保する必要がなく、更なる高集積化を図ることができる。また、スパイラル状の導体を2段に形成し、これらを接続することによって、インダクタ素子の占有面積が広くならないようにすることができる。
【0009】
また、本発明は請求項2に記載されるように、請求項1に記載のインダクタ素子において、前記スパイラル状の第1及び第2の導体は、絶縁層を介して重ねて形成される。
【0010】
また、本発明は請求項3に記載されるように、請求項2に記載のインダクタ素子において、前記スパイラル状の第1の導体は、基板上に形成される。
【0011】
また、本発明は請求項4に記載されるように、請求項3に記載のインダクタ素子において、前記スパイラル状の第2の導体は、金配線により形成される。
【0012】
基板上にスパイラル状の第1の導体が形成され、このスパイラル状の第1の導体の上方に絶縁層を介してスパイラル状の第2の導体が形成される場合、スパイラル状の第2の導体は露出することになる。このため、スパイラル状の第2の導体を金配線にすることにより、露出した場合においても腐食を防止することができる。
【0013】
また、本発明は請求項5に記載されるように、請求項1乃至4の何れかに記載のインダクタ素子において、前記第1の導体と前記第2の導体とが上方からの視点で交互に隙間なく形成されている。
【0014】
第1の導体と第2の導体とが上方からの視点で交互に隙間なく形成されている場合には、ノイズの進入を抑制し、インダクタ素子の動作を安定させることが可能になる。
【0015】
また、本発明は請求項6に記載されるように、請求項1乃至5の何れかに記載のインダクタ素子を基板上に配置した電子回路装置である。
【0016】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【0017】
(第1実施例)
図1乃至図4は、インダクタ素子を配置した第1の電子回路装置の製造工程を示す図である。図1に示す第1工程では、集積回路(図示せず)が形成された半導体基板100が形成され、更に当該半導体基板100の上面に複数の電極102が形成される。半導体基板100は、例えば、シリコン、ガリウム砒素、ゲルマニウム等を材料とする。電極102は、例えば、半導体基板100に集積回路が形成される際に、同時に形成される。
【0018】
図2に示す第2工程では、半導体基板100の上面にスパイラル状の導体パターン200が形成される。この際、半導体基板100に形成された複数の電極102何れかの上面にスパイラル状の導体パターン200の内周端202が形成される。これにより、内周端202は、外部接続端子として機能することになる。
【0019】
導体パターン200は、例えば、銅や金等を材料とする。導体パターン200の形成方法としてはサブトラクティブ法、セミアディティブ法、フルアディティブ法等が採用される。サブトラクティブ法は、半導体基板100の上面にスパッタやメッキにより導体層を形成し、次いで当該導体層の上面に感光性エッチングレジスト膜あるいは金属レジスト膜を形成し、エッチング法により、スパイラル状の導体パターン200以外の部分の導体層を除去する方法である。セミアディティブ法は、半導体基板100の上面に無電解メッキを施した後、メッキレジストによりスパイラル状の導体パターン200を形成する部位を露出させ、露出した無電解メッキ膜を電極とし、スパイラル状の導体パターン200を形成する部分のみに電解メッキを成長させる方法である。フルアディティブ法は、メッキレジストを露光現像することにより、スパイラル状の導体パターン200を形成する部分のみを開口し、開口した部分のみに無電解メッキを成長させる方法である。
【0020】
図3に示す第3工程では、導体パターン200が形成された半導体基板100の上面に絶縁層300が塗布される。絶縁層300の材料には、粘度の高いワニス状のポリイミドを用いることが望ましい。ワニス状のポリイミドは、塗布後の平坦性及び平滑性が良好であり、微細な配線を形成することができるという利点を有する。
【0021】
図4に示す第4工程では、絶縁層300の上面にスパイラル状の導体パターン400が形成される。この際、スパイラル状の導体パターン400の内周端402が外部接続端子として機能する。また、スパイラル状の導体パターン400の外周端404は、スパイラル状の導体パターン200の外周端204と同一垂直線上に配置される。導体パターン400は、外部に露出するため、腐食しにくい金等を材料とする。この導体パターン400の形成方法としては、導体パターン200と同様、サブトラクティブ法、セミアディティブ法、フルアディティブ法等が採用される。
【0022】
更に、スパイラル状の導体パターン400の外周端404には、当該外周端404と、スパイラル状の導体パターン200の外周端204とを接続するビアとしての導体406が形成される。これにより、スパイラル状の導体パターン200とスパイラル状の導体パターン400とが1つのインダクタ素子として機能することになる。
【0023】
図5及び図6は、図1乃至図4の工程を経て製造される第1の電子回路装置の断面図である。図5は、導体パターン200と導体パターン400とが同一垂直線上に形成される構成となっている。これに対し、図6は、上方からの視点で、導体パターン200と導体パターン400とが交互に隙間なく形成される構成となっている。図6に示すような構成が採用される場合には、ノイズの進入を抑制し、インダクタ素子の動作を安定させることが可能になる。
【0024】
上述した導体パターン200と導体パターン400とを重ねた構造のインダクタ素子と、1つのスパイラル状の導体パターンにより形成されるインダクタ素子とを比較した場合、これらのインダクタンスが同一であれば、導体パターン200と導体パターン400とを重ねた構造のインダクタ素子の方が基板上における占有面積が少なく済む。また、導体パターン200と導体パターン400とを重ねた構造のインダクタ素子は、外部接続端子がスパイラル状の導体パターン200の内周端202とスパイラル状の導体パターン400の内周端402に形成される。従って、導体パターン200及び400の形成領域の周辺に外部接続端子の形成領域を確保する必要がなく、更なる高集積化を図ることができる。
【0025】
なお、導体パターン200及び400のパターン長を短くするとともに、幅を広くすることにより、同調回路の共振の鋭さを表す量であるQ値を大きくすることができる。この場合、高周波信号が流れる場合においてもインダクタ素子の動作を安定させることが可能になる。
【0026】
(第2実施例)
図7乃至図10は、インダクタ素子を配置した第2の電子回路装置の製造工程を示す図である。図7に示す第1工程では、2枚の樹脂基板500及び550が形成され、更に樹脂基板500を貫通する複数の電極502が形成される。電極502は、例えば、樹脂基板500にドリル加工により孔が形成され、更に、導電性ペーストが当該レジスト膜に形成された孔に流入することにより形成される。
【0027】
図8に示す第2工程では、樹脂基板500の上面にスパイラル状の導体パターン600が形成される。この際、樹脂基板500に形成された複数の電極502の何れかの上面にスパイラル状の導体パターン600の内周端602が形成される。これにより、内周端602は、外部接続端子として機能することになる。導体パターン600は、例えば、銅や金等を材料とする。
【0028】
また、樹脂基板550の上面にスパイラル状の導体パターン650が形成される。導体パターン650は、外部に露出するため、腐食しにくい金等を材料とし、内周端652が外部接続端子として機能する。これら導体パターン600及び650の形成方法としては、第1実施例と同様、サブトラクティブ法、セミアディティブ法、フルアディティブ法等が採用される。
【0029】
図9に示す第3工程では、導体パターン600が形成された樹脂基板500の上面にプリプレグ700が形成される。プリプレグ700は、例えば高分子材料とフェライト材料とを混合、撹拌し、硬化させることによって形成される。
【0030】
図10に示す第4工程では、スパイラル状の導体パターン650が形成された樹脂基板550が積層される。この際、スパイラル状の導体パターン650の外周端654は、スパイラル状の導体パターン600の外周端604と同一垂直線上に配置される。:
更に、スパイラル状の導体パターン650の外周端654には、当該外周端654と、スパイラル状の導体パターン600の外周端604とを接続するビアとしての導体656が形成される。これにより、スパイラル状の導体パターン600とスパイラル状の導体パターン650とが1つのインダクタ素子として機能することになる。
【0031】
図11及び図12は、図7乃至図10の工程を経て製造される第2の電子回路装置の断面図である。図11では、導体パターン600と導体パターン650とが同一垂直線上に形成される構成となっている。これに対し、図12では、上方からの視点で、導体パターン600と導体パターン650とが交互に隙間なく形成される構成となっている。図12に示すような構成が採用される場合には、図6に示すような構成が採用される場合と同様、ノイズの進入を抑制し、インダクタ素子の動作を安定させることが可能になる。
【0032】
本実施例においても第1実施例と同様、上述した導体パターン600と導体パターン650とを重ねた構造のインダクタ素子と、1つのスパイラル状の導体パターンにより形成されるインダクタ素子とを比較した場合、これらのインダクタンスが同一であれば、導体パターン600と導体パターン650とを重ねた構造のインダクタ素子の方が基板上における占有面積が少なく済む。また、導体パターン600と導体パターン650とを重ねた構造のインダクタ素子は、外部接続端子がスパイラル状の導体パターン600の内周端602とスパイラル状の導体パターン650の内周端652に形成される。従って、導体パターン600及び650の形成領域の周辺に外部接続端子の形成領域を確保する必要がなく、更なる高集積化を図ることができる。
【0033】
なお、導体パターン600及び650のパターン長を短くするとともに、幅を広くすることにより、同調回路の共振の鋭さを表す量であるQ値を大きくすることができる。この場合、高周波信号が流れる場合においてもインダクタ素子の動作を安定させることが可能になる。
【0034】
以上説明したように、第1及び第2実施例におけるインダクタ素子を用いることにより、基板上における占有面積が小さくてもインダクタンスを高くすることができる。このため、帯域通過フィルタやSAW(surface acoustic Wave)フィルタ等の部品数を削減することができる。
【0035】
なお、上述した実施形態では、半導体基板や樹脂基板の上面にスパイラル状の導体パターンが形成されたが、他の基板、例えば、インターポーザ基板やフレキシブル基板等の上面にスパイラル状の導体パターンが形成される場合においても、同様に本発明を適用することができる。
【0036】
【発明の効果】
本発明によれば、高インダクタンスを維持しつつ、更なる高集積化を図ったインダクタ素子を実現することができる。
【図面の簡単な説明】
【図1】第1実施例の電子回路装置の第1の製造工程を示す図である。
【図2】第1実施例の電子回路装置の第2の製造工程を示す図である。
【図3】第1実施例の電子回路装置の第3の製造工程を示す図である。
【図4】第1実施例の電子回路装置の第4の製造工程を示す図である。
【図5】第1実施例における電子回路装置の第1の断面図である。
【図6】第1実施例における電子回路装置の第2の断面図である。
【図7】第2実施例の電子回路装置の第1の製造工程を示す図である。
【図8】第2実施例の電子回路装置の第2の製造工程を示す図である。
【図9】第2実施例の電子回路装置の第3の製造工程を示す図である。
【図10】第2実施例の電子回路装置の第4の製造工程を示す図である。
【図11】第2実施例における電子回路装置の第1の断面図である。
【図12】第2実施例における電子回路装置の第2の断面図である。
【符号の説明】
100 半導体基板
102、502 電極
200、400、600、650 導体パターン
202、402、602、652 内周端(外部接続端子)
204、404、604、654 外周端
300 絶縁層
406、656 導体
500、550 樹脂基板
700 プリプレグ
Claims (6)
- スパイラル状の第1の導体と、
前記スパイラル状の第1の導体の内周端に形成される第1の外部接続端子と、
スパイラル状の第2の導体と、
前記スパイラル状の第2の導体の内周端に形成される第2の外部接続端子と、
前記スパイラル状の第1の導体の外周端と、前記スパイラル状の第2の導体の外周端とを接続する第3の導体と、
を備えるインダクタ素子。 - 請求項1に記載のインダクタ素子において、
前記スパイラル状の第1及び第2の導体は、絶縁層を介して重ねて形成されるインダクタ素子。 - 請求項2に記載のインダクタ素子において、
前記スパイラル状の第1の導体は、基板上に形成されるインダクタ素子。 - 請求項3に記載のインダクタ素子において、
前記スパイラル状の第2の導体は、金配線により形成されるインダクタ素子。 - 請求項1乃至4の何れかに記載のインダクタ素子において、
前記第1の導体と前記第2の導体とが上方からの視点で交互に隙間なく形成されているインダクタ素子。 - 請求項1乃至5の何れかに記載のインダクタ素子を基板上に配置した電子回路装置。
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EP1929320A2 (en) * | 2004-09-16 | 2008-06-11 | Koninklijke Philips Electronics N.V. | Magnetic resonance receive coils with compact inductive components |
US20070159760A1 (en) * | 2005-05-13 | 2007-07-12 | Collins Clark | Methods and Systems Related to Pulsed Power |
US9009951B2 (en) * | 2012-04-24 | 2015-04-21 | Cyntec Co., Ltd. | Method of fabricating an electromagnetic component |
CN204668075U (zh) * | 2013-02-19 | 2015-09-23 | 株式会社村田制作所 | 电感电桥及电子设备 |
KR101539879B1 (ko) * | 2014-01-02 | 2015-07-27 | 삼성전기주식회사 | 칩 전자부품 |
JP6508227B2 (ja) * | 2017-01-20 | 2019-05-08 | 株式会社村田製作所 | フレキシブルインダクタ |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0377360A (ja) * | 1989-08-18 | 1991-04-02 | Mitsubishi Electric Corp | 半導体装置 |
JPH0389548A (ja) | 1989-08-31 | 1991-04-15 | Fujitsu Ltd | 半導体集積回路 |
FR2790328B1 (fr) * | 1999-02-26 | 2001-04-20 | Memscap | Composant inductif, transformateur integre, notamment destines a etre incorpores dans un circuit radiofrequence,et circuit integre associe avec un tel composant inductif ou transformateur integre |
-
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- 2003-04-16 JP JP2003111716A patent/JP2004319763A/ja active Pending
-
2004
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