KR101565673B1

KR101565673B1 - 칩 전자부품의 제조방법

Info

Publication number: KR101565673B1
Application number: KR1020140000178A
Authority: KR
Inventors: 최재훈; 김고은; 황화성; 요코타 토시코; 도바시 마코토
Original assignee: 삼성전기주식회사
Priority date: 2014-01-02
Filing date: 2014-01-02
Publication date: 2015-11-03
Also published as: CN104766715B; JP2015130471A; KR20150080737A; JP5916157B2; CN104766715A

Abstract

본 발명은 칩 전자부품의 제조방법에 관한 것으로, 보다 상세하게는 코일의 폭 방향 성장은 억제되면서 높이 방향 성장이 이루어지는 이방 전해 도금을 통해 코일 간 쇼트(short) 발생을 방지하고, 코일의 폭 대비 높이를 증가시켜 높은 어스펙트 비(AR)의 코일을 구현할 수 있는 칩 전자부품의 제조방법에 관한 것이다.

Description

칩 전자부품의 제조방법{Manufacturing method of chip electronic component}

본 발명은 칩 전자부품의 제조방법에 관한 것이다.

최근 들어 각종 통신 디바이스 또는 디스플레이 디바이스 등 IT 디바이스의 소형화 및 박막화가 가속화되고 있어 이러한 IT 디바이스에 채용되는 인덕터, 캐패시터, 트랜지스터 등의 각종 소자들 또한 소형화 및 박형화하기 위한 연구가 지속적으로 이루어지고 있다.

칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.

인덕터도 소형이면서 고밀도의 자동 표면 실장이 가능한 칩으로의 전환이 급속도로 이루어져 왔으며, 박막의 절연 기판의 상하면에 도금으로 형성되는 코일 패턴 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 인덕터의 개발이 이어지고 있다.

인덕터의 주요 특성 중 하나인 직류 저항(Rdc)은 코일의 단면적이 클수록 낮아진다. 따라서, 직류 저항(Rdc)을 낮추고, 인덕턴스를 향상시키기 위해서는 내부 코일의 단면적 증가가 필요하다.

코일의 단면적을 증가시키는 방법에는 두 가지가 있는데, 코일 폭을 증가시키는 것과 코일 높이를 증가시키는 것이다.

코일의 폭을 증가시키는 경우 코일과 코일 간의 쇼트(short)가 발생될 우려가 매우 커지고, 인덕터 칩에서 구현할 수 있는 턴수의 한계가 발생하며, 자성체가 차지하는 면적의 축소로 이어져 효율이 저하되고 고용량 제품 구현에 한계가 있다.

따라서, 박막형 인덕터의 내부 코일은 코일의 높이를 증가시킨 높은 어스펙트 비(Aspect Ratio, AR)를 가지는 구조가 요구되고 있다. 내부 코일의 어스펙트 비(AR)란, 코일의 높이를 코일의 폭으로 나눈 값으로, 높은 어스펙트 비(AR) 구현을 위해서는 코일의 폭 방향 성장을 억제하고 높이 방향의 성장을 촉진하여야 한다.

높은 어스펙트 비(AR)를 가지는 코일을 구현하기 위해서는 코일의 높이 방향 성장만 이루어지는 이방 전해 도금을 수행하여야 하는데, 종래에는 이와 같은 이방 도금을 위해 한계전류밀도 근사 범위의 전류를 인가하면서 도금을 실시하였다.

그러나, 도금이 진행됨에 따라 코일의 단면적이 변화하기 때문에 계속하여 새로운 한계전류밀도 값을 파악하여 인가하는 것은 공정상 어려움이 있었다. 이에 이방 도금을 오랜 시간 지속하는 데 한계가 있었으며, 인가하는 전류가 한계전류밀도보다 작아져 도금이 이방으로 성장하지 않고, 코일의 높이 방향과 함께 폭 방향 성장이 이루어지는 등방 성장으로 인하여 코일 간 쇼트(short)가 발생하고, 코일의 높은 어스펙트 비(AR)를 구현하기 어려운 한계가 있었다.

또한, 제조공정 중 계속적으로 한계전류밀도를 파악하여 전류를 변경할 수 있다고 하여도 제조공정 중간에 전류 값을 변경하면 코일의 단면에 불연속적인 계면이 생기고, 전도성이 저하되는 문제점이 있었다.

일본공개특허 제2006-278479호

본 발명의 일 실시형태는 코일의 폭 방향 성장은 억제되면서 높이 방향 성장이 이루어지는 이방 전해 도금을 통해 코일 간 쇼트(short) 발생을 방지하고, 코일의 폭 대비 높이를 증가시켜 높은 어스펙트 비(AR)의 코일을 구현할 수 있는 칩 전자부품의 제조방법에 관한 것이다.

본 발명의 일 실시형태는 절연 기판의 적어도 일면에 코일 패턴 시드층을 형성하는 단계; 및 상기 코일 패턴 시드층 상에 전해 도금을 수행하여 코일 도체층을 형성하는 단계;를 포함하며, 상기 전해 도금은 일정한 전압을 인가하여 수행하는 칩 전자부품의 제조방법을 제공한다.

상기 전해 도금 시 인가하는 전압은 1.5V 이상일 수 있다.

상기 전해 도금 시 인가하는 전압은 1.8V 내지 2.4V일 수 있다.

상기 전해 도금을 수행하는 단계는, 일정한 전류를 인가하여 상기 코일 패턴 시드층 상에 등방 코일 도체층을 형성한 후, 일정한 전압을 인가하여 상기 등방 코일 도체층 상에 이방 코일 도체층을 형성할 수 있다.

상기 등방 코일 도체층을 형성하기 위해 인가하는 전류의 전류밀도는 1A/dm² 내지 5A/dm²일 수 있다.

상기 전해 도금 시 사용되는 도금액은 황산 및 염산으로 이루어진 군에서 선택된 어느 하나 이상의 무기산을 포함할 수 있다.

상기 전해 도금 시 사용되는 도금액은 에틸렌글리콜, 폴리에틸렌글리콜, 글리세린, 폴리에틸렌옥사이드 및 폴리옥시알킬렌글리콜로 이루어진 군에서 선택된 어느 하나 이상의 유기물을 포함할 수 있다.

상기 전해 도금 시 사용되는 도금액은 3-메캅토프로필술폰산, 비스(3-술포프로필)디설파이드 및 N,N-디메틸디티오카바민산(3-술포프로필)에스테르로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.

상기 코일 도체층은 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 주석(Sn), 구리(Cu) 및 백금(Pt)으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.

상기 코일 패턴 시드층을 형성하는 단계는, 상기 절연 기판 상에 코일 패턴 시드층 형성용 개구부를 갖는 도금 레지스트를 형성하는 단계; 상기 코일 패턴 시드층 형성용 개구부를 충진하여 코일 패턴 시드층을 형성하는 단계; 및 상기 도금 레지스트를 제거하는 단계;를 포함할 수 있다.

상기 코일 패턴 시드층 및 코일 도체층을 포함하여 형성되는 내부 코일부의 어스펙트 비(aspect ratio)는 1.1 이상일 수 있다.

본 발명의 다른 일 실시형태는 절연 기판의 적어도 일면에 내부 코일부를 형성하는 단계; 상기 내부 코일부가 형성된 절연 기판의 상부 및 하부에 자성체 층을 적층하여 자성체 본체를 형성하는 단계; 및 상기 자성체 본체의 적어도 일 단면에 상기 내부 코일부와 접속되도록 외부전극을 형성하는 단계;를 포함하며, 상기 내부 코일부를 형성하는 단계는, 상기 절연 기판 상에 코일 패턴 시드층을 형성하고, 정전압을 인가하는 전해 도금을 수행하여 상기 코일 패턴 시드층을 피복하는 코일 도체층을 형성하는 칩 전자부품의 제조방법을 제공한다.

상기 인가하는 정전압은 1.5V 이상일 수 있다.

상기 인가하는 정전압은 1.8V 내지 2.4V일 수 있다.

상기 내부 코일부를 형성하는 단계는, 상기 절연 기판 상에 형성된 코일 패턴 시드층 상에 정전류를 인가하여 상기 코일 패턴 시드층을 피복하는 등방 코일 도체층을 형성하고, 상기 등방 코일 도체층 상에 정전압을 인가하여 이방 코일 도체층을 형성할 수 있다.

상기 정전류의 전류 밀도는 1A/dm² 내지 5A/dm²일 수 있다.

상기 내부 코일부의 어스펙트 비(aspect ratio)는 1.1 이상일 수 있다.

본 발명의 일 실시형태의 칩 전자부품의 제조방법은 코일의 폭 방향 성장은 억제되면서 높이 방향 성장이 이루어지는 이방 전해 도금을 통해 코일 간 쇼트(short) 발생을 방지하고, 코일의 폭 대비 높이를 증가시켜 높은 어스펙트 비(AR)의 코일을 구현할 수 있다.

이에 따라, 코일의 단면적이 커지고, 직류 저항(Rdc)이 감소하며, 인덕턴스가 향상될 수 있다.

도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 나타내는 공정도이다.
도 4 내지 도 7은 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 순차적으로 나타내는 도면이다.
도 8은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부의 단면도이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만 이에 제한되는 것은 아니다.

도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이고, 도 2는 도 1의 I-I'선에 의한 단면도이다.

도 1 및 도 2를 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 칩 인덕터(100)가 개시된다. 상기 칩 전자부품은 칩 인덕터 이외에도 칩 비드(chip bead), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.

상기 박막형 인덕터(100)는 자성체 본체(50), 절연 기판(20), 내부 코일부(40) 및 외부전극(80)을 포함한다.

상기 박막형 인덕터(100)의 제조방법에 대해 도 3 내지 도 8을 참조하여 설명한다.

도 3은 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 나타내는 공정도이고, 도 4 내지 도 7은 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 순차적으로 나타내는 도면이다.

도 3을 참조하면 먼저, 절연 기판(20)의 적어도 일면에 내부 코일부(40)를 형성한다.

상기 절연 기판(20)은 특별하게 제한되지 않으며 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등을 사용할 수 있고, 40 내지 100 ㎛의 두께일 수 있다.

상기 내부 코일부(40)의 형성방법으로 먼저, 절연 기판(20)의 적어도 일면에 코일 패턴 시드층(41)을 형성할 수 있다.

도 4를 참조하면, 절연 기판(20) 상에 코일 패턴 시드층 형성용 개구부(61)를 갖는 도금 레지스트(60)를 형성할 수 있다.

상기 도금 레지스트(60)는 통상의 감광성 레지스트 필름으로서, 드라이 필름 레지스트 등을 사용할 수 있으나, 특별히 이에 한정되는 것은 아니다.

도 5를 참조하면, 코일 패턴 시드층 형성용 개구부(61)에 전기 도금 등의 공정을 적용하여 전기 전도성 금속을 충진함으로써 코일 패턴 시드층(41)을 형성할 수 있다.

코일 패턴 시드층(41)은 전기 전도성이 뛰어난 금속으로 형성할 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성할 수 있다.

도 6을 참조하면, 화학적 에칭 등의 공정을 적용하여 도금 레지스트(60)를 제거할 수 있다.

다음으로, 코일 패턴 시드층(41) 상에 전해 도금을 수행하여 코일 도체층(42)을 형성할 수 있다.

이때, 전해 도금은 일정한 전압을 인가하여 수행할 수 있다.

종래에는 도금이 진행됨에 따라 코일의 단면적이 계속적으로 변화하기 때문에 새로운 한계전류밀도 값을 파악하여 인가해주는 전류 값을 조절해야하는 어려움이 있었다.

그러나 본 발명의 일 실시형태에 따라 정전압을 인가하여 전해 도금을 수행하면 전압(V)이 일정하므로 도금이 진행되면서 코일의 단면적이 증가하여 저항(R) 값이 감소하는 만큼 전류(I) 값이 증가하도록 조절되게 된다.

따라서, 변화하는 한계전류밀도 값을 매번 파악하여 인가하는 전류 값을 별도로 조절하지 않아도 되고, 코일의 단면에 불연속적인 계면이 발생되지 않을 뿐만 아니라 코일의 높이 방향 성장을 촉진하면서도 코일 간의 쇼트(short) 발생을 방지하여 높은 어스펙트 비(Aspect Ratio, AR)의 코일을 효과적으로 구현할 수 있다.

도 7을 참고하면, 코일 패턴 시드층(41) 상에 정전압을 인가하는 전해 도금을 수행하여 불연속적 계면이 없도록 이방 성장된 코일 도체층(42)을 형성할 수 있다.

상기 전해 도금 시 인가하는 정전압은 1.5V 이상일 수 있다.

인가 전압이 1.5V 미만일 경우 도금이 이뤄지지 않거나 코일의 높이 방향 성장과 함께 폭 방향 성장이 함께 이뤄지는 등방 도금이 우세하여 코일 간 쇼트(short)가 발생할 수 있다.

높은 어스펙트 비(AR)의 코일을 제조하기 위해서 예를 들면, 1.8V 내지 2.4V의 정전압을 인가할 수 있다.

인가 전압이 2.4V를 초과할 경우 도금 반응보다 물이 환원 분해되어 수소가 발생할 수 있다.

한편, 코일 패턴 시드층(41) 상에 전해 도금을 수행할 때 정전압을 인가하기 전에 먼저, 일정한 전류를 인가하는 전해 도금을 수행하고 난후, 정전압을 인가하는 전해 도금을 수행할 수 있다.

코일의 어스펙트 비(AR)가 1 이하의 범위에서는 등방 도금이 더 경제적이므로 어스펙트 비(AR)가 1 이하까지는 정전류를 인가하여 등방 도금을 수행하고, 그 이후에 정전압을 인가하여 이방 도금을 수행할 수 있다.

도 8은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부의 단면도이다.

도 8을 참조하면, 코일 패턴 시드층(41) 상에 정전류를 인가하는 전해 도금을 수행하여 상기 코일 패턴 시드층(41)을 피복하는 등방 코일 도체층(43)을 형성하고, 상기 등방 코일 도체층(43) 상에 정전압을 인가하는 전해 도금을 수행하여 이방 코일 도체층(44)을 형성할 수 있다.

상기 등방 코일 도체층(43)을 형성하기 위해 인가하는 정전류의 전류 밀도는 1A/dm² 내지 5A/dm²일 수 있다.

상기 코일 도체층(42, 43, 44)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 주석(Sn), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있으며, 가장 바람작하게는 구리(Cu)로 형성될 수 있다.

상기 전해 도금 시 사용되는 도금액은 상기 코일 도체층(42, 43, 44)을 형성하는 금속의 황산 및 염산으로 이루어진 군에서 선택된 어느 하나 이상의 무기산 염을 포함할 수 있다. 예를 들어, 황산구리계 도금액일 수 있다.

또한, 상기 도금액은 코일 도체층(42, 43, 44)을 균일하게 성장시키기 위해서 에틸렌글리콜, 폴리에틸렌글리콜, 글리세린, 폴리에틸렌옥사이드 및 폴리옥시알킬렌글리콜로 이루어진 군에서 선택된 어느 하나 이상의 화합물을 더 포함할 수 있다.

또한, 상기 도금액은 탈분극 효과에 의해 코일 도체층(42, 43, 44)을 충분히 두껍게 형성하기 위해서 3-메캅토프로필술폰산, 비스(3-술포프로필)디설파이드 및 N,N-디메틸디티오카바민산(3-술포프로필)에스테르로 이루어진 군에서 선택된 어느 하나 이상을 더 포함할 수 있다.

이와 같이 형성된 상기 내부 코일부(40)는 어스펙트 비(aspect ratio)가 1.1 이상으로 높은 어스펙트 비를 나타낼 수 있다.

하기 표 1은 L/S(Line & Space)= 30㎛/30㎛ 사양으로 형성된 절연 기판을 음극에 설치하고, CuSO₄·5H₂0 120g/L의 도금액을 제조하여 도금조를 구성한 후에 전압 또는 전류 인가 방식을 변경하면서 내부 코일부를 제조하고, 제조된 내부 코일부의 어스펙트 비(AR)를 측정한 결과를 나타내었다.

	전압, 전류 인가 조건	어스펙트 비(AR)
1	1.5V 정전압	1.1
2	1.8V 정전압	2.1
3	2.1V 정전압	3.3
4	2.4V 정전압	Fail
5	3A/dm² 정전류→2.1V 정전압	3.1
6	3A/dm² 정전류	0.8

상기 표 1에서 알 수 있듯이, 정전류를 인가하여 전해 도금한 경우에 비하여 정전압 인가 도금을 실시한 경우에 높은 어스펙트 비(AR)의 코일을 제조할 수 있다. 다만, 2.4V의 높은 전압을 인가한 경우 물이 분해되어 수소가 발생하여 도금 불량으로 제조가 불가하였다.

상기 절연 기판(20)의 일부에는 홀을 형성하고 전도성 물질을 충진하여 비아 전극(45)을 형성할 수 있으며, 상기 비아 전극(45)을 통해 절연 기판(20)의 일면과 반대 면에 형성되는 내부 코일부(40)를 전기적으로 접속시킬 수 있다.

상기 절연 기판(20)의 중앙부에는 드릴, 레이저, 샌드 블래스트, 펀칭 가공 등을 수행하여 절연 기판을 관통하는 홀을 형성할 수 있다.

내부 코일부(40)를 형성한 후, 상기 내부 코일부(40)를 피복하는 절연층(30)을 형성할 수 있다. 절연층(30)은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있으며, 이에 제한되지는 않는다.

다음으로, 내부 코일부(40)가 형성된 절연 기판(20)의 상부 및 하부에 자성체 층을 적층하여 자성체 본체(50)를 형성한다.

자성체 층을 절연 기판(20)의 양면에 적층하고 라미네이트법이나 정수압 프레스법을 통해 압착하여 자성체 본체(50)를 형성할 수 있다. 이때, 상기 홀이 자성체로 충진될 수 있도록 하여 코어부를 형성할 수 있다.

자성체 본체(50)는 박막형 인덕터(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고 예를 들어, 페라이트 또는 금속계 연자성 재료가 충진되어 형성될 수 있다.

상기 페라이트로, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.

상기 금속계 연자성 재료로, Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금일 수 있고 예를 들어, Fe-Si-B-Cr 계 비정질 금속 입자를 포함할 수 있으며, 이에 제한되는 것은 아니다.

상기 금속계 연자성 재료의 입자 직경은 0.1㎛ 내지 20㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 고분자 상에 분산된 형태로 포함될 수 있다.

다음으로, 상기 자성체 본체(50)의 적어도 일 단면에 노출되는 내부 코일부(40)와 접속되도록 외부전극(80)을 형성할 수 있다.

상기 외부 전극(80)은 전기 전도성이 뛰어난 금속을 포함하는 페이스트를 사용하여 형성할 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 전도성 페이스트일 수 있다. 외부전극(80)을 형성하는 방법은 외부 전극(80)의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.

그 외 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100 : 박막형 인덕터 45 : 비아 전극
20 : 절연 기판 50 : 자성체 본체
30 : 절연층 60 : 도금 레지스트
40 : 내부 코일부 61 : 코일 패턴 시드층 형성용 개구부
41 : 코일 패턴 시드층 80 : 외부전극
42 : 코일 도체층
43 : 등방 코일 도체층
44 : 이방 코일 도체층

Claims

절연 기판의 적어도 일면에 코일 패턴 시드층을 형성하는 단계; 및
상기 코일 패턴 시드층 상에 전해 도금을 수행하여 코일 도체층을 형성하는 단계;를 포함하며,
상기 전해 도금은 일정한 전류를 인가하여 상기 코일 패턴 시드층 상에 등방 코일 도체층을 형성한 후, 일정한 전압을 인가하여 상기 등방 코일 도체층 상에 이방 코일 도체층을 형성하는 칩 전자부품의 제조방법.
제 1항에 있어서,
상기 전해 도금 시 인가하는 전압은 1.5V 이상인 칩 전자부품의 제조방법.
제 1항에 있어서,
상기 전해 도금 시 인가하는 전압은 1.8V 내지 2.4V인 칩 전자부품의 제조방법.
삭제
제 1항에 있어서,
상기 등방 코일 도체층을 형성하기 위해 인가하는 전류의 전류밀도는 1A/dm² 내지 5A/dm²인 칩 전자부품의 제조방법.
제 1항에 있어서,
상기 전해 도금 시 사용되는 도금액은 황산 및 염산으로 이루어진 군에서 선택된 어느 하나 이상의 무기산을 포함하는 칩 전자부품의 제조방법.
제 1항에 있어서,
상기 전해 도금 시 사용되는 도금액은 에틸렌글리콜, 폴리에틸렌글리콜, 글리세린, 폴리에틸렌옥사이드 및 폴리옥시알킬렌글리콜로 이루어진 군에서 선택된 어느 하나 이상의 유기물을 포함하는 칩 전자부품의 제조방법.
제 1항에 있어서,
상기 전해 도금 시 사용되는 도금액은 3-메캅토프로필술폰산, 비스(3-술포프로필)디설파이드 및 N,N-디메틸디티오카바민산(3-술포프로필)에스테르로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품의 제조방법.
제 1항에 있어서,
상기 코일 도체층은 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 주석(Sn), 구리(Cu) 및 백금(Pt)으로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품의 제조방법.
제 1항에 있어서,
상기 코일 패턴 시드층을 형성하는 단계는,
상기 절연 기판 상에 코일 패턴 시드층 형성용 개구부를 갖는 도금 레지스트를 형성하는 단계;
상기 코일 패턴 시드층 형성용 개구부를 충진하여 코일 패턴 시드층을 형성하는 단계; 및
상기 도금 레지스트를 제거하는 단계;
를 포함하는 칩 전자부품의 제조방법.
제 1항에 있어서,
상기 코일 패턴 시드층 및 코일 도체층을 포함하여 형성되는 내부 코일부의 어스펙트 비(aspect ratio)는 1.1 이상인 칩 전자부품의 제조방법.
절연 기판의 적어도 일면에 내부 코일부를 형성하는 단계;
상기 내부 코일부가 형성된 절연 기판의 상부 및 하부에 자성체 층을 적층하여 자성체 본체를 형성하는 단계; 및
상기 자성체 본체의 적어도 일 단면에 상기 내부 코일부와 접속되도록 외부전극을 형성하는 단계;를 포함하며,
상기 내부 코일부를 형성하는 단계는,
상기 절연 기판 상에 코일 패턴 시드층을 형성하고, 정전류를 인가하여 상기 코일 패턴 시드층을 피복하는 등방 코일 도체층을 형성하고, 상기 등방 코일 도체층 상에 정전압을 인가하여 이방 코일 도체층을 형성하는 칩 전자부품의 제조방법.
제 12항에 있어서,
상기 인가하는 정전압은 1.5V 이상인 칩 전자부품의 제조방법.
제 12항에 있어서,
상기 인가하는 정전압은 1.8V 내지 2.4V인 칩 전자부품의 제조방법.
삭제
제 12항에 있어서,
상기 정전류의 전류 밀도는 1A/dm² 내지 5A/dm²인 칩 전자부품의 제조방법.
제 12항에 있어서,
상기 내부 코일부의 어스펙트 비(aspect ratio)는 1.1 이상인 칩 전자부품의 제조방법.