JP2000182873A - チップインダクタの製造方法およびチップインダクタ - Google Patents

Abstract

(57)【要約】 【課題】 広範囲の基板材料を採用することができ、端
部電極の取付け強度が高く、加工作業性およびコストに
優れたチップインダクタの提供。 【解決手段】 チップインダクタの製造において、絶縁
基板（１）表面に形成された端部電極である外部電極
（２）および引出し電極（３）、ならびに、前記端部電
極上のコンタクト領域（５）以外の基板表面全面に設け
た絶縁層（４）上に導電性極薄膜（６）を形成し、そし
て前記極薄膜上の導体パターン部位にレジスト（７）を
形成し、前記レジストに覆われていない前記極薄膜を除
去した後に前記レジストを剥離し、前記極薄膜からなる
導体パターン部位以外の領域に層間絶縁層（８）を形成
し、そして前記導体パターン上に電解メッキ法により導
体層（９）を形成して、層間絶縁層（８）に囲まれた導
体パターンを設ける。素子形成前に端部電極を形成する
のでその取付け強度が高くなり、真空メッキ法を採用し
ないので、加工作業性が向上し加工コストが抑制される
と同時に、広範囲の基板材料が使用可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、携帯電話等の電子
機器に使用されるチップインダクタおよびその製造方法
に関する。

【０００２】

【従来の技術】近年、携帯電話等の電子機器の小型化、
高集積化および高周波化に伴い、小型で表面実装可能な
チップ型のインダクタンス素子、即ちチップインダクタ
に対する需要が急増している。

【０００３】そのようなチップインダクタとしては、基
板上に別体としての巻線をマウントして全体を樹脂外装
して製造されるモールドタイプのチップインダクタ、フ
ェライトまたはセラミックのグリーンシートまたはペー
ストを利用して導電体と絶縁体とを交互に積層印刷した
後に焼成して製造される積層タイプのチップインダク
タ、ならびに絶縁基板上に例えば螺旋状の導電体パター
ン（螺旋状導体パターン）を形成して製造される平面タ
イプのチップインダクタ等が挙げられるが、現時点で
は、小型化、集積化および狭公差特性等の観点から有利
な平面タイプのチップインダクタが主流となっている。

【０００４】従来、平面チップインダクタの製造におい
て、螺旋状導体パターンは、その外周端に接続する端子
電極（外部電極）と共に、導体ペーストを塗布して焼き
付ける厚膜法や蒸着およびスパッタリング等の真空メッ
キ法等を用いて基板上に成膜した後、主としてウエット
エッチングによりエッチングしてパターン形成し、その
後、前記導体パターンの内周端を、前記導体パターン上
に設けた例えば空隙、絶縁ペーストまたは絶縁樹脂等か
らなる絶縁層を貫通する孔を介して導体パターン形成面
側で、あるいは基板を貫通する孔を介して導体パターン
形成面の裏面側で外周端とは異なる端子電極に接続して
引出し電極を形成することが一般的である（例えば、特
開平第９−１２９４７１号、特開平第９−１９１１６７
号および特開平第９−１９９３６５号参照）。

【０００５】そして、例えばＶカットマシン（スリッ
タ）により断面Ｖ形の溝を形成して分割するか、ダイシ
ングソーでダイシングすることによってチップ化し、そ
の後、チップの両端面に、チップ内部に形成された電極
と接続するように端面電極を形成して外部電極を完成さ
せている。

【０００６】このとき、導体パターンの膜厚を厚くし
て、導体パターンの導体抵抗を抑え、Ｑ特性を向上させ
ることが望ましい。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
ような従来のチップインダクタの製造方法には次のよう
な問題点がある。即ち、従来の製造方法においては、イ
ンダクタンス取得範囲やＱ特性等の向上を図り螺旋状導
体ペーストの膜厚を厚くすると、成膜後のエッチング時
間が長くなるために、特にウエットエッチングにおいて
は、図７に示すように、目的とする深さ方向だけでなく
側面方向も腐食されてサイドエッチングが生じて導体パ
ターンの寸法精度が低下し、それによりインダクタンス
特性のバラツキが大きくなってしまう。これを避けるた
めに、予め基板に導体パターンと同一パターンの凹部を
設けて膜厚をかせぐことも提案されている（特許開平第
９−１２９４７１号参照）が、基板の加工は製品強度お
よび加工コストの点で問題がある。

【０００８】さらに、従来法による導体パターンの成膜
に汎用される蒸着やスパッタリング等の真空メッキ法
は、基板等の部材に強い熱ストレスを与えるので、エッ
チング時の耐腐食性と同時に耐熱ストレス性をも考慮し
て使用材料を選択する必要があり、真空メッキ法を採用
する従来の製造方法においては、使用可能な基板材料が
限られるという問題がある。

【０００９】また、従来のチップインダクタの製造方法
においては、外部電極、特に螺旋状導体パターンを有す
るインダクタの引出し電極を素子作製の前後に真空メッ
キ法等を用いて形成することが多く、基板が何度も強い
熱ストレスに晒されると同時に、素子に影響しない温度
で端子接続を行うために外部電極の強度の向上にも限界
があるという問題もある。

【００１０】そして、チップ化工程においても、素子作
製後にスリッタにより溝を形成して分割したり、ダイシ
ングソーでダイシングしてチップ化しており、予めスナ
ップの入った基板を用いたチョコレートブレーク法によ
るチップ化よりも作業性および加工コストの点で不利で
はあるが、従来の製造方法では真空メッキ法を汎用して
いるために耐ストレス性の比較的弱いスナップ入り基板
を採用してチョコレートブレーク法によるチップ化を図
ることが難しいという問題もあった。

【００１１】本発明は、上記課題を鑑みてなされたもの
であり、従来よりも広範囲の基板材料を採用することが
でき、外部電極の取付け強度が高く、加工作業性および
加工コストに優れたチップインダクタおよびその製造方
法の提供を目的とする。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、本発明のチップインダクタの製造方法は、端部電極
を有する絶縁基板上に絶縁層を形成する工程、前記絶縁
層上に導電性極薄膜を形成する工程、前記導電性極薄膜
上の導体パターン形成領域にレジストを形成する工程、
前記レジスト形成領域以外の前記導電性極薄膜を除去す
る工程、前記レジストを剥離する工程、前記導電性極薄
膜からなる導体パターン形成領域以外の領域に層間絶縁
層を形成する工程、および前記層間絶縁層に囲まれた導
体パターン形成領域上に電解メッキ法により導体層を形
成する工程を少なくとも含むことを特徴とする。このよ
うな構成により、本発明のチップインダクタの製造方法
は、サイドエッチングを最小限に抑えるので、高アスペ
クト比の導体パターンを有する高周波特性に優れたチッ
プインダクタを提供し得る。

【００１３】好ましくは、請求項１において、真空メッ
キ工程を含まないことを特徴とする。このような構成に
より、使用基板の選択範囲が広がると共に、製造コスト
の低減化を図ることができる。

【００１４】また、好ましくは、請求項１および２にお
いて、前記端部電極が外部電極および引出し電極であ
り、且つ前記絶縁層を形成する工程が前記端部電極上の
コンタクト領域以外の基板上側表面全面に前記絶縁層を
形成する工程であり、前記外部電極および前記引出し電
極を前記基板表面に導体ペーストを印刷、乾燥および焼
成して同時に形成する工程をさらに含むことを特徴とす
る。このような構成により、外部電極の取付け強度が高
いチップインダクタを提供し得る。

【００１５】また、好ましくは、請求項１〜３におい
て、前記絶縁基板がスナップ入絶縁基板であり、前記導
体パターンは前記スナップ入絶縁基板のスナップパター
ン毎に互いに独立して形成され、前記導体パターン形成
後に前記スナップ入絶縁基板のスナップを用いたチョコ
レートブレーク法によりチップ化する工程をさらに含む
ことを特徴とする。このような構成により、従来よりも
作業性よく、安価にチップインダクタを製造し得る。

【００１６】さらに、上記課題を解決するために、本発
明のチップインダクタは、請求項１〜４に記載のチップ
インダクタの製造方法により製造されたことを特徴とす
る。このような構成により、本発明のチップインダクタ
は、高アスペクト比の導体パターンを有し、高周波特性
に優れたチップインダクタとなる。

【００１７】さらに、上記課題を解決するために、本発
明のチップインダクタは、１〜１０の範囲のアスペクト
比を有する導体パターンを有することを特徴とする。こ
のような構成により、本発明のチップインダクタは、優
れた高周波特性を有する。

【００１８】好ましくは、請求項６において、前記導体
パターンが導電性極薄膜と導体層とからなることを特徴
とする。このような構成により、導体パターンを容易に
高アスペクト比とすることができる。

【００１９】また、好ましくは、請求項６および７にお
いて、少なくとも前記導体パターンと同じ厚みである層
間絶縁層と、前記導体パターンと前記層間絶縁層を被覆
する保護層とをさらに有することを特徴とする。このよ
うな構成により、導体パターンを容易且つ安価に高アス
ペクト比とすることができる。

【００２０】また、好ましくは、請求項６〜８におい
て、前記導体パターンが螺旋状導体パターンであり、さ
らに、直接基板上に外部電極および引出し電極が形成さ
れていることを特徴とする。このような構成により、外
部電極の取付け強度の向上を図ることができる。

【００２１】

【発明の実施の形態】以下に、本発明のチップインダク
タを、１つの実施の形態を例示して図面を参照しながら
より詳細に説明する。

【００２２】図１〜図５は、本発明によるチップインダ
クタの１実施形態の製造工程を模式的に示す図である。
なお、図２（ａ）〜図５（ｋ）は、スナップ入基板のス
ナップパターンにより形成されるチップの１つを拡大し
て表した部分拡大図であり、それぞれ上側の図は上面
図、下側の図は図２（ａ）上側の図に示した線分Ｉ−Ｉ
における断面図である。

【００２３】まず、本発明のチップインダクタの製造に
あたっては、図１に示すように、市販または自作のスナ
ップ入絶縁基板１を採用することが望ましい。勿論、ス
ナップを設けていない絶縁基板を用いても本発明は実施
し得るが、スナップ入絶縁基板１を用いることで、真空
メッキ法を採用しないので広範囲の基板材料を使用し得
るという本発明の利点が顕著に発揮される。本発明に用
いるスナップ入り絶縁基板１としては、特に制限される
こと無く、誘電率、強度およびコスト等を勘案して慣用
の絶縁基板の中から自由に選択し得るが、例えばマセラ
イトのようなセラミック基板またはアルミナ基板等を好
適に使用することができる。また、絶縁基板１に設ける
スナップ１−Ａは、基板の上下面双方またはどちらか一
方のみに設けることも、あるいは両面に貫通して設ける
こともできる。

【００２４】図２（ａ）は、前記スナップ入絶縁基板１
の上側および下側表面に導体ペーストを印刷、乾燥およ
び焼成して外部電極２および引出し電極３を形成した状
態を示している。外部電極２および引出し電極３の形成
は、銅または銀等の導電性金属からなる導体ペーストを
前記基板１に印刷した後、約４００〜９００℃程度の比
較的高い温度で焼成するので、従来難しかったチップイ
ンダクタ端子電極の取付強度の向上を図ることができ
る。

【００２５】図２（ｂ）は、図２（ａ）の前記絶縁基板
１の上側表面全面に絶縁層４を印刷した後にフォトリソ
グラフィまたはレーザ等によりコンタクト５を形成した
状態を示している。このとき、絶縁層４を構成する絶縁
材料としては、低誘電率で絶縁性を確保し得るものであ
れば特に制限は無いが、例えば、有機材料としてはポリ
イミド樹脂やエポキシ樹脂のような樹脂組成物を、ある
いは無機材料としてはガラスペースト等を、それぞれ例
示することができる。

【００２６】図２（ｃ）は、図２（ｂ）の前記絶縁層４
上に、銅等の導電性金属を無電解メッキ等の手法により
塗布して下地電極である導電性極薄膜６を形成した状態
を示している。導電性極薄膜６の厚みは、通常は０．０
５〜３．０μｍ程度、好ましくは０．１〜１．０μｍ程
度とすることができる。しかし、所望によっては、この
導電性極薄膜６を設けずに、前記絶縁層４上に後述の層
間絶縁層８を直接設けて螺旋状パターンを形成し、その
パターン領域の前記絶縁層４上に後述の導体層９を無電
解メッキ法により形成させることも可能である。

【００２７】図３（ｄ）は、図２（ｃ）の前記導電性極
薄膜６上の螺旋状パターン部位をマスクしてフォトリソ
グラフィやレーザ等によりレジスト７を形成した状態を
示している。前記レジスト７の材料には、特に制限は無
く、通常用いられるレジスト材料の中から自由に選択す
ることができる。

【００２８】図３（ｅ）は、図３（ｄ）の前記レジスト
７に覆われた螺旋状パターン部位の他の領域で露出した
導電性極薄膜６をエッチング等によって除去した状態を
示している。

【００２９】図３（ｆ）は、慣用の手法に従い前記スナ
ップ入絶縁基板１を剥離液に浸漬して前記レジスト７を
溶解して剥離した状態を示している。

【００３０】図４（ｇ）は、前記導電性極薄膜６からな
る螺旋状パターン部位および／または外部電極２と引き
出し電極３のスナップ隣接部位を除く領域をマスクして
フォトリソグラフィやレーザ等により層間絶縁層８を形
成した状態を示している。前記層間絶縁層８の材料に
は、特に制限は無く、通常用いられる絶縁材料、例えば
ポリイミド樹脂、エポキシ樹脂またはガラスペースト等
の中から自由に選択することができる。この層間絶縁層
８の厚みは、少なくとも最終的に形成される螺旋状導体
パターンの厚み以上であり、好ましくは螺旋状導体パタ
ーンの厚みと同じ厚みである。

【００３１】図４（ｈ）は、図４（ｇ）の前記層間絶縁
層８に囲まれた螺旋状パターン部位に銅のような導電性
金属を電解メッキ等の手法により塗布して導体層９を形
成した状態を示している。この導体層９の材料は、導電
性材料であれば特に制限されるものではないが通常は銅
や銀等の導電性金属であり、そして前記導電性極薄膜６
や前記電極２、３と同じで材料あることも、あるいは互
いに相異なる材料であることもできる。このとき形成さ
れる導体パターン、即ち導電性極薄膜６と導体層９から
なる螺旋状導体パターンは、アスペクト比が高いほど電
気特性に優れるが、コスト等も勘案して、通常は１〜１
０の範囲、好ましくは１．５〜３の範囲のアスペクト比
である。

【００３２】図４（ｉ）は、前記絶縁性基板１上側表面
上の成膜を全て包み込む保護層１０を形成した状態を示
している。この保護層１０の材料としては、低誘電率で
絶縁性を確保し得るものであれば特に制限は無いが、例
えば、有機材料としてはポリイミド樹脂やエポキシ樹脂
のような樹脂組成物を、あるいは無機材料としてはガラ
スペースト等を、それぞれ例示することができる。

【００３３】図５（ｊ）は、前記スナップ入絶縁基板１
のスナップ１−Ａを利用して絶縁基板１をスティック状
に分割した後、分割により生じた基板１側面に、転写
法、浸漬法または印刷法等の手法を用いて、それぞれチ
ップの対向する端部に設けた前記外部電極２および前記
引出し電極３の側面部を形成した状態を示している。基
板１をスティック状に分割するに際しては、図６に示す
ように、基板１に格子状に設けたスナップ１−Ａの、電
極２および３を形成した辺に平行な方向のスナップに沿
って、公知のチョコレートブレーク法により基板１を分
割する。

【００３４】図５（ｋ）は、図５（ｊ）のスティック状
の絶縁基板１を、電極２および３を形成した辺に対して
垂直な方向のスナップに沿ってさらに分割してチップ状
として得られたチップインダクタを示している。

【００３５】この図５（ｋ）から、本実施の形態では、
外部電極２と引出し電極３を同時に形成しているので、
基板１の上側表面上にこれらの電極２および３が直接形
成された構造となっていることがわかる。また、導電性
極薄膜６の上に導体層９が形成されて一体となって螺旋
状導体パターンを構成している。

【００３６】本実施の形態によれば、素子形成前に前記
の２つの電極２および３を同時に形成するので、素子を
損傷することなく、導体ペーストの印刷等の工法により
強固な電極を簡単に製造することができる。そして、電
極２および３の形成に真空メッキ法工程を含まないの
で、成膜膜厚の制限も必要がなく、さらには、加工時間
が短縮する等、生産性が向上し、基板等の材料選択の幅
が広がる。従って、従来採用が難しかったスナップ入り
基板を使用し、チョコレートブレーク工法で簡便かつ安
価にチップ化することができる。

【００３７】また、本発明によれば、前記導電性極薄膜
６の除去にウエットエッチング法を採用した場合でも、
エッチング除去すべき導電性極薄膜６の厚みが薄いため
にエッチング時間が従来よりも極めて短時間ですむの
で、図７に示すような激しいサイドエッチングが生じて
マスク１１下部の導体パターン１２のアスペクト比が低
下し且つ不均一となる恐れが無い。即ち、図８に模式的
に示すように、本発明においては、導電性極薄膜６の上
に所望のパターンでレジスト７を形成し、そのパターン
以外の領域の導電性極薄膜６をエッチング除去した後に
レジスト７を剥離し、次いで導電性極薄膜６を囲む層間
絶縁層８を形成し、その隙間を埋めるように導体層９を
メッキ塗布するので、本発明においては導電性極薄膜６
のみをエッチング除去することとなってエッチング時間
は従来よりも非常に短く、サイドエッチングは全く生じ
ないかあるいは生じたとしても極めて僅かである。その
ために、従来の方法による導体パターンのアスペクト比
はサイドエッチングの影響により精々０．３〜０．５程
度であったにも拘らず、本発明により始めて、１〜１０
という高いアスペクト比を均一に有する導体パターンを
得ることが可能となった。

【００３８】さらに、本発明のチップインダクタに用い
る絶縁材料の一部または全て、即ち絶縁基板１、絶縁層
４、層間絶縁層８および保護層１０の一部または全てと
して、フェライトのような磁性体からなるかまたは磁性
体を含む材料を用いた場合には、本発明のチップインダ
クタの特性は、磁性体を含まない材料のみを用いた場合
と比べて、高周波特性は若干低いものの、取得インダク
タンス範囲が広く、直流抵抗値が低減され得るので、高
周波領域以外の用途、例えば携帯電子機器の電源回路に
使用し得るものとなる、従って、本発明によれば、チッ
プインダクタの製造にあたって、所望の特性に応じた使
用材料を選択して製品設計を行うことにより、非常に広
範な用途に好適なチップインダクタを得ることができ
る。

【００３９】ここまで、螺旋状の導体パターンを有する
チップインダクタを例示して本発明を説明してきたが、
本発明のチップインダクタはこれに限られるものでは無
く、全ての平面チップインダクタを包含するものであ
る。

【００４０】

【発明の効果】以上に詳述した様に、本発明のチップイ
ンダクタの製造方法およびチップインダクタにおいて
は、ウエットエッチングを行わないか、あるいはウエッ
トエッチングを行う場合でもエッチング除去すべき導体
材料が極薄膜だけであり、従来よりも短時間で済むの
で、サイドエッチングが全く生じないかまたは極めて僅
かしか生じないために、従来よりも高いアスペクト比お
よび寸法精度で導体を形成可能であり、導体が螺旋状導
体であるときには螺旋状導体パターンのラインピッチを
短縮し、最大巻数を増大させることができる。また、イ
ンダクタンス取得範囲の拡大およびＱ特性の向上を図る
ことができる。さらに、エッチング除去する導体材料の
分量が少量であるので、生産性および廃棄物による環境
問題の点で有利である。

【００４１】上記に加えて、本発明の方法は、真空メッ
キ工程を含まないので、基板等にかかる熱ストレスが少
なくなり基板のソリの発生がなく、真空メッキ工程採用
時にソリの発生を防ぐために必要とされる成膜膜厚の制
限も必要がない。また、真空中での加工がないので、使
用材料のアウトガス性に対する制限が緩和される。さら
に、真空引きや大気化が必要無いので、加工時間が短縮
する等、生産性が向上し、基板等の材料選択の幅が広が
る。

【００４２】そして、本発明においては、素子形成前に
端部電極を形成するので、素子を損傷することなく、導
体ペーストの印刷等の工法により強固な電極を簡単に製
造することができる。

【００４３】さらに、本発明においては、導体パターン
を成膜する工法として部材にストレスの生じない電解メ
ッキ工法を採用するので、スナップ入り基板を使用し、
チョコレートブレーク工法で簡便かつ安価にチップ化す
ることができる。

【００４４】以上の諸利点から、本発明によれば、製品
トータルコストを大幅に低減することが可能である。

【図面の簡単な説明】

【図１】本発明によるチップインダクタの１実施形態に
用いるスナップ入絶縁基板の上面図である。

【図２】本発明によるチップインダクタの１実施形態の
製造工程の一部を模式的に示す図である。

【図３】本発明によるチップインダクタの１実施形態の
製造工程の一部を模式的に示す図である。

【図４】本発明によるチップインダクタの１実施形態の
製造工程の一部を模式的に示す図である。

【図５】本発明によるチップインダクタの１実施形態を
模式的に示す図である。

【図６】本発明によるチップインダクタの１実施形態の
製造工程において素子形成した基板をスティック状に分
割して電極側面を形成した状態を示す図である。

【図７】従来の製造方法により生じるサイドエッチング
を模式的に示す図である。

【図８】本発明のチップインダクタの製造方法における
導体パターン形成工程を説明する図である。

【符号の説明】

１ 基板 １−Ａ スナップ ２ 外部電極 ３ 引出し電極 ４ 絶縁層 ５ コンタクト ６ 導電性極薄膜 ７ レジスト ８ 層間絶縁層 ９ 導体層 １０ 保護層 １１ マスク １２ 導体パターン

Claims (9)

【特許請求の範囲】
1. 【請求項１】 端部電極を有する絶縁基板上に絶縁層を
   形成する工程、 前記絶縁層上に導電性極薄膜を形成する工程、 前記導電性極薄膜上の導体パターン形成領域にレジスト
   を形成する工程、 前記レジスト形成領域以外の前記導電性極薄膜を除去す
   る工程、 前記レジストを剥離する工程、 前記導電性極薄膜からなる導体パターン形成領域以外の
   領域に層間絶縁層を形成する工程、および前記層間絶縁
   層に囲まれた導体パターン形成領域上に電解メッキ法に
   より導体層を形成する工程を少なくとも含むことを特徴
   とするチップインダクタの製造方法。
2. 【請求項２】 真空メッキ工程を含まないことを特徴と
   する請求項１に記載のチップインダクタの製造方法。
3. 【請求項３】 前記端部電極が外部電極および引出し電
   極であり、且つ前記絶縁層を形成する工程が前記端部電
   極上のコンタクト領域以外の基板上側表面全面に前記絶
   縁層を形成する工程であり、 前記外部電極および前記引出し電極を前記基板表面に導
   体ペーストを印刷、乾燥および焼成して同時に形成する
   工程をさらに含むことを特徴とする請求項１または２に
   記載のチップインダクタの製造方法。
4. 【請求項４】 前記絶縁基板がスナップ入絶縁基板であ
   り、 前記導体パターンは前記スナップ入絶縁基板のスナップ
   パターン毎に互いに独立して形成され、 前記導体パターン形成後に前記スナップ入絶縁基板のス
   ナップを用いたチョコレートブレーク法によりチップ化
   する工程をさらに含むことを特徴とする請求項１〜３の
   いずれか１項に記載のチップインダクタの製造方法。
5. 【請求項５】 請求項１〜４に記載のチップインダクタ
   の製造方法により製造されたことを特徴とするチップイ
   ンダクタ。
6. 【請求項６】 １〜１０の範囲のアスペクト比を有する
   導体パターンを有することを特徴とするチップインダク
   タ。
7. 【請求項７】 前記導体パターンが導電性極薄膜と導体
   層とからなることを特徴とする請求項６に記載のチップ
   インダクタ。
8. 【請求項８】 少なくとも前記導体パターンと同じ厚み
   である層間絶縁層と、前記導体パターンと前記層間絶縁
   層を被覆する保護層とをさらに有することを特徴とする
   請求項６または７に記載のチップインダクタ。
9. 【請求項９】 前記導体パターンが螺旋状導体パターン
   であり、さらに、直接基板上に外部電極および引出し電
   極が形成されていることを特徴とする請求項６〜８のい
   ずれか１項に記載のチップインダクタ。