KR20010032411A - 개선된 축소형 표면 실장 캐패시터 및 그 제조 방법 - Google Patents

개선된 축소형 표면 실장 캐패시터 및 그 제조 방법 Download PDF

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KR20010032411A
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Abstract

극히 작은 치수의 길이, 폭 및 높이를 갖는 표면 실장 캐패시터(10)가 제조된다. 예를 들어, 종래 기술에서 얻어지던 것보다 작은 높이를 갖는 0402 크기 이하의 캐패시터가 제조될 수 있다. 구성요소는 그 각각의 단부에 L-자형 종단부(16, 18)를 가져서, 회로 기판에 실장하기 위한 바닥 랜드부(28, 30)를 제공한다. 구성요소는 무시할 수 있는 크기의 상부 랜드부(32, 24)를 가져서 구성요소 상면 양단의 종단부 간의 큰 갭 폭을 제공한다. 일부 실시예에서, 상면은 또한 위에 위치된 배향 표시기를 포함할 수 있다. 본 발명은 또한 캐패시터 또는 다른 표면 실장 구성요소를 종단시키기 위한 개선된 방법을 제공한다.

Description

개선된 축소형 표면 실장 캐패시터 및 그 제조 방법{IMPROVED MINIATURE SURFACE MOUNT CAPACITOR AND METHOD OF MAKING SAME}
본 발명은 일반적으로 보다 큰 회로 보드 상에 표면 실장되기에 적합한 작은 전자 부품에 관한 것이다. 특히, 본 발명은 다양한 응용 제품에 사용하기 위한 표면 실장 캐패시터 디바이스에 관한 것이다.
산업 실시에 따르면, 표면 실장 부품의 크기는 일반적으로 ″XXYY″로서 표현되는데, XX 및 YY는 각각 수백인치의 길이 및 폭이다. 전자 디바이스에서 일반적으로 축소화 경향의 추세에 부응하여, 작은 크기의 표면 실장 부품을 제공하기 위해 수년에 걸쳐 상당한 노력을 들여 왔다. 예를 들어, 시장은 현재 0402만큼 작은 크기의 표면 실장 RF/마이크로파 캐패시터를 제공한다.
그러나, 소형화의 진행에도 불구하고, 보다 더 작은 디바이스에 대한 필요가 존재한다. 예를 들어, 현재 시장에서 입수할 수 있는 캐패시터보다 보다 작은 높이를 갖는 0402 크기의 캐패시터를 제공하는 것이 바람직하다. 게다가, 더 작은 폭-길이 디멘존을 갖는 RF/마이크로파가 또한 매우 유용하다.
〈발명의 요약〉
본 발명은 종래 구조 및 방법의 다양한 단점을 인식하고 있다. 따라서, 본 발명 목적은 신규한 표면 실장 부품을 제공하는데 있다.
본 발명의 목적은 특히 매우 작은 표면 실장 캐패시터 디바이스를 제공하는 것이다.
본 발명의 목적은 특히 개선된 종단부 구조를 갖는 매우 작은 표면 실장 캐패시터 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은 표면 실장 전자 부품을 제조하기 위한 신규한 기술을 제공하는 것이다.
이들 목적중 일부는 실질적으로 L-자형 종단부를 위에 갖는 장치 본체를 구비한 표면 실장용 캐패시터에 의해 달성된다. 장치 본체는 글래즈 알루미나와 같은, 상면과 저면을 갖는 절연 기판을 포함한다. 제1 캐패시터 플레이트의 형태로 제1 도전 패턴이 기판의 상면 위에 한정된다. 유전체층이 도전 패턴의 상부에 위치한다. 제1 캐패시터 플레이트와 정렬하는 제2 캐패시터 플레이트를 한정하는 제2 도전 패턴이 유전체층 상에 위치한다. 커버층은 제2 캐패시터 플레이트에 상에 위치하여 밀봉된다.
본 발명의 다른 목적은 캐패시터와 같은 복수의 표면 실장 구성요소를 종단시키는 개선된 방법에 의해 달성된다. 웨이퍼는 복수의 구성요소가 수직 방향으로 다이싱(dicing)함으로써 만들어질 수 있다. 웨이퍼는 적당한 접착제와 같은 임의의 적당한 기술에 의해 캐리어에 실장된다. 일련의 평행한 채널은 종단부가 도포될 위치에서 제1 방향으로 웨이퍼를 통해 절단된다. 제1 방향에 수직한 제2 방향으로 웨이퍼를 통해 일련의 절단부가 만들어진 후, 종단부가 도포된다. 개별 구성요소 디바이스가 캐리어로부터 제거된다.
본 발명의 다른 목적, 특징이 상기 실시 방법 뿐만 아니라, 이하 더 상세히 개시되는 요소의 다양한 조합 및 서브조합에 의해 제공된다.
도 1은 인쇄 회로 기판에 실장될 때 본 발명의 표면 실장 캐패시터 디바이스의 투시도.
도 2는 도 1의 표면 실장 캐패시터 디바이스의 확대 투시도.
도 3은 도 2의 라인 3-3을 따라 자른 단면도.
도 4는 종래 캐패시터 디바이스의 도 3과 유사한 형태의 단면도.
도 5A 내지 5D는 본 발명에 따른 복수의 표면 실장 부품 디바이스를 종단하는 다양한 단계를 도시하는 개략도.
도 6은 본 발명에 따른 복수의 표면 실장 부품 디바이스를 종단하는데 이용되는 쉐도우 마스크 부의 확대 평면도.
본 발명의 가장 양호한 실시예를 포함하여, 본 발명의 완전하고 실시가능한 개시는 첨부 도면을 포함하여 명세서에 특히 더 상세히 설명되어 있다.
본 명세서 및 도면에서 참조 기호를 반복적으로 사용하는 것은 본 발명의 동일하거나 유사한 특징 또는 구성요소를 나타내기 위한 의도이다.
본 논의는 예시적인 실시예에 대한 설명일 뿐, 예시적인 구조에서 실시되는 본 발명의 보다 큰 특징을 제한하도록 의도되지 않음을 기술 분야의 당업자는 이해한다.
본 발명은 종래 기술과 비교하여 다양한 이점을 갖는 표면 실장 구성요소 디바이스를 제공하는 것이다. 예를 들어, 박막 캐패시터 디바이스는 과거에 제공된 것보다 보다 작은 크기 및 높이로 제조될 수 있다. 게다가, 본 발명의 디바이스는 고도의 균일한 디멘전 특성을 나타낼 수 있다. 예시적인 실시예에서 이용되는 L-형 종단부 구조는 표면 실장 공정 동안 발생할 수 있는 쇼트(sorting)를 감소시킨다.
도 1을 참조하면, 커패시터(10)는 표면이 인쇄 회로 기판(12) 상에 실장될 때, 나타나도록 도시된다. 커패시터(10)는 그 대향 단에 도포되는 종단부(16 및 18)를 갖는 디바이스 몸체(14)를 포함한다. 종단부는 패드(20)와 같은 각각의 장착 패드에서 보드(12)에 부착된다. 트레이스(22)와 같은 도전성 트레이스는 공지의 마이크로스트립 기술을 이용하는 회로 보드(12)의 상면 상에 정의될 수 있다. 도시된 바와 같이, 도전성 트레이스는 전기 통신을 다른 회로에 제공하기 위한 각각의 장착 패드로부터 연장된다.
도 2에 도시된 바와 같이, 디바이스 몸체(14)는 보다 긴 길이와 보다 짧은 폭 디멘젼을 정의하는 직사각형일 것이다. 바람직하게는, 디바이스 몸체(14)는 그 폭 보다 작은 높이 디멘존을 또한 가진다. 알수 있는 바와 같이, 종단부(16 및 18)는 디바이스 몸체(14)의 측면들 주위로 연장되지 않는다.
종단부 구조 및 커패시터의 다양한 다른 면은 도 3을 참고로 가장 쉽게 설명될 수 있다. 도시된 바와 같이, 종단부(16 및 18)는 디바이스 몸체(14)의 단면 상에 위치하는 각각의 주 랜드(24 및 26)를 가진다. 설치될 때, 커패시터(10)는 도시된 바와 같이 ″하부″ 디바이스 몸체(14)로 일체로 연장되는 각각의 실장(또는 ″바닥″) 랜드(28 및 30) 상에 남아있게 된다. ″상부″ 랜드(32 및 34)는 제조 공정 동안 납땜 크리프(creep)에 영향을 받으며, 폭이 0.05 mm를 초과하지 않는다. 이로써, 상부 랜드는 일반적으로 무시될 수 있다.
제조 공정 동안, 커패시터(10)는 전형적으로 설치되는 배향과는 역행되는 배향으로 구축된다. 따라서, 디바이스 몸체(14)는 알루미나 등의 강성 기저층(36)을 포함한다. 이런 실시예에서, 글레이즈 층(38)은 기판 베이스를 형성하기 위하여 인접 베이스층(36)에 위치될 수 있다. 제1 전극(40)은 인접 글레이즈층(38)에 형성된다. 제2 전극(42)은 보간 유전체층(44)에 인접하는 대향 제1 전극(40)에 형성된다. 알수 있는 바와 같이, 제1 전극(40)은 종단부(18)로 연장되는 반면, 제2 전극(42)은 종단부(16)로 연장된다. 바람직하게 알루미나 등의 강성 물질로 이루어지는 ″커버'층(46)은 에폭시 또는 다른 적당한 접착제의 층(48)을 통해 결과 구조에 도포된다.
상술한 다양한 층 이외에, 커패시터(10)는 접착을 강화하기 위하여 글레이즈 층(38)과 전극(40) 사이에 제1 패시베이션 층을 바람직하게 포함한다. 제2 패시베이션층은 또한 전극(42)과 글루층(48) 상이에 도포된다. 바람직하게, 실리콘 산소 질화물 또는 실리콘 산화물은 이들 패시베이션 층을 형성하는데 사용된다. 바람직한 실시예에서, 전극(40 및 42)은 실리콘 산화물 또는 실리콘 산소 질화물인 유전체층(44)을 갖는 알루미늄일 수 있다.
도 4는 종래의 소형 커패시터 디바이스의 제조에 사용되는 구조를 설명한다. 알수 있는 바와 같이, 커패시터(50)는 각각의 단에 인가되는 U 형상 단자(54 및 56)를 갖는 커패시터 몸체(52)를 포함한다. 커패시터 몸체(52)는 제1 알루미늄 전극(60)이 위치되는 유리 기판(58)을 포함한다. 제2 일루미늄 전극(62)은 실리콘 산화물 또는 실리콘 산소 질화물의 보간 유전체 층(64)에 걸쳐서 위치된다. 실리콘 산소 질화물 패시베이션(도시 안됨)은 전극(62) 상에 도포된다. 결국, 에폭시의 층(66)은 유리 커버(68)를 유지하기 위해 도포된다.
비교 목적으로, 하기 표 1은 도 3의 발명의 예시적인 0402 커패시터 및 도 4의 종래의 0603 커패시터에서 다양한 층 두께를 나타낸다.
도 3의 발명 도 4의 종래 기술
베이스층(36)+글레이즈 층(38): 0.3μm 유리 기판(58): 0.4μm
예비 패시베이션: 0.3μm 도포 안됨
전극(40): 2.5μm 전극(60) :2.5μm
유전체(44): 0.9-3.0μm 유전체(64): 0.9-3.0μm
전극(42): 3.0μm 전극(62): 3.0μm
상부 패시베이션: 1.5μm 상부 패시베이션: 1.5μm
에폭시 층: 2.0-10.0μm 에폭시 층: 5.0-20.0μm
커버 층(46): 0.1μm 유리 커버: 0.21μm
전형적으로, 본 발명의 커패시터 디바이스는 박막 기술에 의해 제조된 보다 큰 웨이퍼에서 제조되는 많은 것 중에 하나이다. 예컨데, 다양한 전극은 웨이퍼가 좁아짐에 따라 포토리소그래피에 의해 형성된다. 이런 웨이퍼를 제조하기 위한 박막 기술은 여기에 참고로 합체된 미국 특허(번호 4,453,199, Ritchie et al.)에 개시된다.
본 발명에 따라 제조된 웨이퍼의 고유 강성에 기인하여 완전한 웨이퍼는 소정의 최종 두께를 달성하는데 겹쳐진다. 이러한 겹쳐지는 단계는 동일한 구성요소 크기에서 과거에 행해진 다른 커패시터보다 낮은 높이를 갖는 커패시터를 결과적으로 생성한다. 예컨데, 많은 0402 크기의 종래 박막 커패시터는 약 0.55 mm까지의 높이를 가진다. 본 발명에 따르면, 커패시터는 약 0.40 mm(전형적으로 0.40 ± 0.05 mm)만의 정규 높이를 가지는 이런 크기에서 생성될 수 있다. 커패시터는 약 0.16 mm 정도(전형적으로 0.16 ± 0.02 mm)만의 매우 작은 높이를 갖는 0201 크기로 생성될 수 있다.
도 4의 종래 커패시터에 의해 활용되는 U형 종단부 구조때문에, 높이-폭 배향은 테이프 및 릴 패키징 프로세스에서 요구된다. 높이-폭 배향에 덧붙여, 본 발명의 L형상 단자는 상부-하부 배향을 요구한다. 이것에 의해, 각각의 커패시터의 ″상부″는 배향 마스크를 포함하는데, 예컨데 웨이퍼의 상기 측면 상에 인쇄에 의해 제조될 수 있다.
본 발명은 종단부를 웨이퍼의 각각의 커패시터에 적용하는 신규한 방법을 더욱 제공한다. 도 5a를 참조하면, 이런 웨이퍼(70)는 유리 시트일 수 있는 보다 큰 캐리어(72)에 먼저 부착된다.
웨이퍼(70)는 UV 광에 의해서 경화되는 접착제 등과 같은 임시 접착제(74)를 사용하여 바람직하게는 캐리어(72)에 접착된다. ″상부″ 방향 마크, 즉 마크(76)가 단자들을 적용하는 동안 반전되도록 웨이퍼가 향해진다는 것을 알 수 있다.
다음에, 도 5b에 도시된 바와 같이, 제1 방향에서 웨이퍼(70)를 통해 종래 기술에 의해서 일련의 병렬 컷들이 한정된다. 결과적으로, 스트립(80) 등과 같은 일련의 커패시터 어레이 스트립들이 캐리어(72) 상에 제조된다. 어레이 스트립들 간의 채널들(78)은 그 후 주 랜드 영역으로의 종단부 점착을 개선하기 위해서 모래분사(sandblasting) 등에 의해서 거칠게 처리되고, 계속해서 화학 처리에 의해서 세정된다.
이제 도 5c를 참조하면, 캐리어(72)에 장착된 일련의 어레이 스트립들 위로 쉐도우 마스크가 다음에 위치된다. 도 6에 도시된 바와 같이, 쉐도우 마스크(82)는 결과적인 커패시터의 ″바닥(bottom)″ 상에 종단 랜드들 간의 소망하는 간격과 실질적으로 동일한 폭을 갖는 병렬 마스킹 부재(84)들을 포함한다.
쉐도우 마스크를 위치시켜 놓고서, 종단부들의 주 랜드부 및 바닥 랜드부들은 도면부호 ″86″으로 지시되는 바와 같이 단일 스퍼터링 동작에 인가된다. 바람직하게는, 스퍼터링이 고진공(high-vacuum) 장치에서 Cr 및 Cu 등과 같은 2개 층들의 증착- ″바닥″ 랜드의 두께는 직접 스퍼터링에 의해서 달성되고 주 랜드 두께는 채널 내에서의 스캐터링에 의한 결과임 -에 의해 달성된다. 그 후, NiB 합성물로부터의 무전극 니켈 코팅이 땜납 인가전에 배리어 층을 형성하기 위해서 도포될 수 있다.
종단부들이 도포된 후, 어레이 스트립들은 개별 커패시터(10)들을 산출하기 위해서 제1 방향에 수직인 제2 방향에서 다이스된다. 도 5d를 참조하면, 커패시터(10)들은 그 후 임시 접착제의 용해 또는 접착해제에 의해서 캐리어(72)로부터 제거된다. 통상적으로, 이것은 이러한 방법에서 접착제 상에 작용하는 특별한 용매를 사용하여 달성될 것이다. 니켈 및 SnPb의 배럴 플레이팅(barrel plating) 또는 기타 땜납 처리가 그 후 채택될 수 있다.
비교를 위해서, 아래의 표 2는 도 3에 도시된 본 발명의 예시적인 커패시터(0402) 및 도 4에 도시된 종래 기술의 커패시터(0603) 내의 바람직한 종단부 구조의 다양한 상세내역을 개시한다.
층 도 3의 본 발명 도 4의 종래 기술
플래쉬 I 도포되지 않음 알루미늄 0.01 ㎛
플래쉬 II 크로뮴 0.1 - 0.4 ㎛ 크로뮴 0.1 ㎛
층 형성 구리 1.0 - 4.0 ㎛ 구리 1.0 ㎛
배리어 I 니켈-붕소 1.0 - 2.5 ㎛ 니켈 - 붕소 1.0 ㎛
배리어 II 니켈 2.0 - 8.0 ㎛ 도포되지 않음
땜납 주석-납 3.0 -1.20 ㎛ 주석-납 10.0 - 50.0 ㎛
상술한 프로세스는 보다 작은 사이즈로 효과적으로 종단되는 표면 실장 소자들을 산출한다는 것이 이해될 것이다. 종종, 협소한 스트립들은 깨지기 쉽게 되고, 따라서 파열되기 쉽기 때문에 개별 스트립들의 스퍼터링에 의해서 보다 작은 사이즈들을 효과적으로 종단시키는 것이 어려웠다. 실버 페이스트(silver paste)에 담그고 700℃ 정도에서 소결시키는 것에 의한 종단은 알루미늄-절연체-알루미늄 박막 구조에 대하여 적용될 수 없다.
본 발명의 방법론은 또한 일반적으로 종래 기술에 비하여 치수 허용(dimensional tolerance)이 개선된 종단을 생성한다. 특히, 랜드들은 사이즈에 있어서는 유사한 반면에 바람직하게는 보다 큰 랜드 간격을 나타내어 종래 기술의 구조에 대하여 개선된 폭 균일성을 갖는다.
예를 들어, 본 발명에 따라서 0402 사이즈로 생성된 커패시터들은 대략 0.20 ㎜(통상적으로는 0.20 ±0.10 ㎜)의 공칭폭을 갖는 ″바닥″ 랜드들을 갖는다. 이러한 구조에서, 적어도 대략 0.85 ㎜(통상적으로는 0.80 내지 1.05 ㎜)의 공칭 간격을 갖는 무시할 수 있는 ″상부″ 랜드들과 함께, ″바닥″ 랜드들은 대략 0.35 ㎜ 이상의 공칭 간격으로 분리된다. 이것은 동일 사이즈의 종래 기술의 소자- 대략 0.30 ㎜의 공칭 간격 폭과 함께 랜드 폭이 명목상으로 대략 0.25 ㎜ 임 -에 비교된다.
종래 기술에 비교하여 또 다른 이점은 본 발명에 따라 생성된 예시적인 커패시터들에 의해서 달성된다. 특히, 상술한 바와 같이 감소된 높이 및 극히 균일한 얇은 커버층은 커패시터 디바이스가 인쇄 회로 기판상에 실장될 때 인쇄 회로 기판에 매우 인접하게 되는 박막 구조를 낳게 된다. 결과적으로, 디바이스는 자기 공진 주파수(SRF)에서 우수한 균일성을 나타낼 것이다.
따라서, 본 발명은 표면실장 소자들로서 사용되도록 채택되는 신규한 구조들을 제공한다는 것을 알 수 있다. 본 발명의 바람직한 실시예들이 도시되고 설명되는 동안, 본 발명의 사상 및 범위를 벗어나지 않고서도 이들에 대한 변형 및 변화가 이루어질 수 있을 수 있다. 예를 들어, 1206, 0805 및 0603 등과 같이 특별히 논의된 것들과 다르게 다양한 사이즈로 디바이스들이 만들어 질 수 있다. 더욱이, 커패시터들이 위에서 특정하게 논의되고 있지만, 설명된 종단 기술은 또한 인덕터, 저항, 퓨즈 등과 같은 기타 표면실장 소자들에 채택될 수도 있다.
다양한 실시예들의 태양들은 전체적으로 또는 부분적으로 교체될 수 있다는 것도 또한 이해될 것이다. 더욱이, 당업자라면 지금까지의 설명이 예시적인 방법에 의해서만 이루어졌고, 첨부된 청구범위에 개시되는 본 발명을 제한하려는 의도가 아니라는 것을 알 수 있을 것이다.

Claims (29)

  1. 실질적으로 L-자형 종단부를 위에 갖는 장치 본체를 구비한 표면 실장용 박막 캐패시터에 있어서,
    상기 장치 본체가
    상면과 저면을 갖는 절연 기판;
    상기 기판의 상기 상면 위에 놓이며 제1 극성 캐패시터 플레이트를 한정하는 제1 도전 패턴;
    상기 제1 도전 패턴의 상부에 놓이는 유전체층;
    상기 유전체층 위에 놓이고, 상기 제1 캐패시터 플레이트와 정렬하는 제2 캐패시터 플레이트를 한정하는 제2 도전 패턴; 및
    상기 제2 도전 패턴 위에 놓이는 평탄 커버층
    을 구비하는 박막 캐패시터 장치.
  2. 제1항에 있어서, 상기 L-자형 종단부의 바닥 랜브부(bottom lands)는 상기 장치 본체의 저면 위로 연장하는 박막 캐패시터 장치.
  3. 제2항에 있어서, 상기 장치 본체의 상면 위에 놓인 배향 표시기를 더 구비하는 박막 캐패시터 장치.
  4. 제2항에 있어서, 상기 장치 본체는 0402 이하의 크기를 갖는 박막 캐패시터 장치.
  5. 제4항에 있어서, 상기 장치 본체는 약 0.40 mm 이하의 공칭 높이를 갖는 박막 캐패시터 장치.
  6. 제1항에 있어서, 상기 커버층은 상기 제2 도전 패턴에 밀봉된 단단한 절연 재료층을 구비하는 박막 캐패시터 장치.
  7. 제6항에 있어서, 상기 커버층은 약 0.1 mm의 두께를 갖는 박막 캐패시터 장치.
  8. 제6항에 있어서, 상기 커버층은 삽입(interposing) 에폭시층에 의해 상기 제2 도전 패턴에 밀봉되는 박막 캐패시터 장치.
  9. 제8항에 있어서, 상기 절연 기판은 평탄한 알루미늄 기판을 구비하는 박막 캐패시터 장치.
  10. 제9항에 있어서, 상기 평탄한 알루미늄 기판은 글래이즈(glazed) 알루미늄 기판을 구비하는 박막 캐패시터 장치.
  11. 제1항에 있어서, 상기 제2 도전 패턴과 상기 제2 도전 패턴은 각각 알루미늄을 구비하는 박막 캐패시터 장치.
  12. 제11항에 있어서, 상기 유전체층은 실리콘 산화물과 실리콘 산질화물(oxynitride)으로 구성된 그룹중에서 선택된 재료를 구비하는 박막 캐패시터 장치.
  13. 표면 실장용 캐패시터 장치에 있어서,
    0402 이하의 크기와 약 0.4 mm 이하의 공칭 높이를 갖는 장치 본체; 및
    상기 장치 본체의 반대쪽 단면(end surfaces) 위에 놓인 실질적으로 L-자형 종단부
    를 구비하되,
    상기 장치 본체는 내부에 위치된 캐패시터 구조물을 가지며,
    상기 캐패시터 구조물은 적어도 하나의 제1 극성 전극과, 유전체 삽입층에의해 분리된 적어도 하나의 제2 극성 전극으로 형성되어 있는 캐패시터 장치.
  14. 제13항에 있어서, 상기 종단부의 실장 랜드부(lands)는 상기 장치 본체의 저면 위에 놓이고,
    상기 캐패시터 장치가 상기 장치 본체의 상면 위에 놓인 배향 표시기를 더 구비하는 캐패시터 장치.
  15. 제13항에 있어서, 상기 장치 본체는 약 0201 이상의 크기를 갖는 캐패시터 장치.
  16. 제15항에 있어서, 상기 장치 본체는 약 0.16 mm 이하의 공칭 높이를 갖는 캐패시터 장치.
  17. 제13항에 있어서, 상기 장치 본체의 상면 양단의 상기 종단부 간의 공칭 갭 폭은 적어도 약 0.85 mm인 캐패시터 장치.
  18. 제13항에 있어서, 상기 장치 본체의 저면 양단의 상기 종단부 간의 공칭 갭 폭은 적어도 약 0.35 mm인 캐패시터 장치.
  19. 제13항에 있어서, 상기 캐패시터 구조물은 알루미늄-유전체-알루미늄 박막 구조물로서 형성되는 캐패시터 장치.
  20. 복수의 표면 실장 구성요소를 종단시키는 방법에 있어서,
    (a) 상기 복수의 구성요소가 제1 및 제2 방향으로 다이싱(dicing)함으로서 만들어질 수 있는 웨이퍼를 제공하는 단계;
    (b) 상기 웨이퍼를 캐리어(carrier)에 실장하는 단계;
    (c) 상기 웨이퍼를 통과하는 일련의 평행한 채널을 종단부들이 도포될 위치에서 상기 제1 방향으로 절단하는 단계;
    (d) 상기 평행한 채널에 종단 재료를 도포하여 종단부를 형성하는 단계; 및
    (e) 상기 웨이퍼를 통과하는 일련의 절단부를 상기 제2 방향으로 형성하는 단계
    를 포함하는 방법.
  21. 제20항에 있어서, 상기 캐리어로부터 개별적인 구성요소를 제거하는 단계를 더 포함하는 방법.
  22. 제21항에 있어서, 상기 웨이퍼는 임시 접착제를 사용하여 상기 캐리어에 실장되는 방법.
  23. 제22항에 있어서, 상기 개별적인 구성요소는 상기 캐리어로부터 분리될 수 있도록 상기 임시 접착제에 영향을 미침으로서 상기 캐리어로부터 제거되는 방법.
  24. 제22항에 있어서, 상기 임시 접착제는 UV 광에 의해 경화된 접착제인 방법.
  25. 제20항에 있어서, 상기 종단 재료는 쉐도우 마스크를 통한 스퍼터링 기법에 의해 상기 단계(d)에서 상기 평행한 채널에 도포되는 방법.
  26. 제25항에 있어서, 상기 개별적인 구성요소 상의 종단부들의 주 및 바닥 랜드부들은 스퍼터링 런(run)으로 동시에 형성되는 방법.
  27. 제25항에 있어서, 상기 스퍼터링 기법은 바람직하게 근본적으로 다른 재료의 2층으로 상기 종단 재료를 도포하는 방법.
  28. 제20항에 있어서, 상기 표면 실장 구성요소는 표면 실장 캐패시터를 구비하는 방법.
  29. 복수의 표면 실장 구성요소의 제조 방법에 있어서,
    (a) 상기 복수의 구성요소가 제1 및 제2 방향으로 다이싱(dicing)함으로서 만들어질 수 있는 웨이퍼를 제공하는 단계 - 상기 웨이퍼는 사이에 전기 회로들을 갖는 단단한 절연 재료의 상층 및 저층을 포함함-;
    (b) 선정되고 실질적으로 균일한 두께를 달성하기 위해 상기 웨이퍼를 랩핑하는 단계;
    (c) 상기 웨이퍼를 캐리어(carrier)에 실장하는 단계;
    (d) 상기 웨이퍼를 통과하는 일련의 평행한 채널을 종단부들이 도포될 위치에서 상기 제1 방향으로 절단하는 단계;
    (e) 상기 평행한 채널에 종단 재료를 도포하여 종단부를 형성하는 단계; 및
    (f) 상기 웨이퍼를 통과하는 일련의 절단부를 상기 제2 방향으로 형성하는 단계
    를 포함하는 방법.
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