JPH1167508A - 複合素子及びその製造方法 - Google Patents
複合素子及びその製造方法Info
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- JPH1167508A JPH1167508A JP9222545A JP22254597A JPH1167508A JP H1167508 A JPH1167508 A JP H1167508A JP 9222545 A JP9222545 A JP 9222545A JP 22254597 A JP22254597 A JP 22254597A JP H1167508 A JPH1167508 A JP H1167508A
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- Japan
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- thermistor
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- Thermistors And Varistors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】
【課題】 サーミスタ素体の表面に誘電材料及び抵抗材
料を厚膜形成する手法を採用することにより、サーミス
タとコンデンサと抵抗の並列回路と等価な特性を１チッ
プで実現した複合素子及びその製造方法を提供すること
を目的とする。 【解決手段】 サーミスタ素体１は直方体形状のチップ
状のものであり、一方の側面に絶縁体層２が設けられ、
他方の側面に絶縁体層３が設けられている。絶縁体層２
上には所定の間隔をあけて導電体層４，５が設けられ、
この導電体層４，５にまたがって誘電体層６が設けら
れ、これらの層４，５，６を覆うように絶縁体層７が設
けられている。絶縁体層３上には、所定の間隔をあけて
導電体層８，９が設けられ、この導電体層４，５にまた
がって抵抗体層１０が設けられ、これら層８，９，１０
を覆うように絶縁体層１１が設けられている。サーミス
タ素体１の１対の端面には端子電極１２，１３が設けら
れている。
料を厚膜形成する手法を採用することにより、サーミス
タとコンデンサと抵抗の並列回路と等価な特性を１チッ
プで実現した複合素子及びその製造方法を提供すること
を目的とする。 【解決手段】 サーミスタ素体１は直方体形状のチップ
状のものであり、一方の側面に絶縁体層２が設けられ、
他方の側面に絶縁体層３が設けられている。絶縁体層２
上には所定の間隔をあけて導電体層４，５が設けられ、
この導電体層４，５にまたがって誘電体層６が設けら
れ、これらの層４，５，６を覆うように絶縁体層７が設
けられている。絶縁体層３上には、所定の間隔をあけて
導電体層８，９が設けられ、この導電体層４，５にまた
がって抵抗体層１０が設けられ、これら層８，９，１０
を覆うように絶縁体層１１が設けられている。サーミス
タ素体１の１対の端面には端子電極１２，１３が設けら
れている。
Description
【０００１】
【発明の属する技術分野】本発明は、サーミスタ、コン
デンサ及び抵抗を並列に設けた複合素子とその製造方法
に関する。詳しくは、水晶発振器等の温度補償回路用と
して回路基板等に表面実装される温度補償用複合素子に
好適な複合素子と、その製造方法に関する。
デンサ及び抵抗を並列に設けた複合素子とその製造方法
に関する。詳しくは、水晶発振器等の温度補償回路用と
して回路基板等に表面実装される温度補償用複合素子に
好適な複合素子と、その製造方法に関する。
【０００２】
【従来の技術】従来、水晶発振器の温度補償回路等のよ
うに、サーミスタとコンデンサと抵抗の並列回路を構成
する場合には、サーミスタ、コンデンサ及びチップ抵抗
等の複数の電子部品を個々に同一基板上にフローあるい
はリフローはんだ付けにより実装することが行われてい
る。
うに、サーミスタとコンデンサと抵抗の並列回路を構成
する場合には、サーミスタ、コンデンサ及びチップ抵抗
等の複数の電子部品を個々に同一基板上にフローあるい
はリフローはんだ付けにより実装することが行われてい
る。
【０００３】
【発明が解決しようとする課題】しかし、このようにサ
ーミスタ及びコンデンサ等の個々の電子部品を複数個用
いて回路を構成する場合には、複数の部品を同一基板上
に実装するため、必然的に実装面積が増大し、回路の小
型化を進める上で大きな制約となっていた。
ーミスタ及びコンデンサ等の個々の電子部品を複数個用
いて回路を構成する場合には、複数の部品を同一基板上
に実装するため、必然的に実装面積が増大し、回路の小
型化を進める上で大きな制約となっていた。
【０００４】本発明は、サーミスタ素体の表面に誘電材
料及び抵抗材料を厚膜形成する手法を採用することによ
り、サーミスタとコンデンサと抵抗の並列回路と等価な
特性を１チップで実現した複合素子及びその製造方法を
提供することを目的とする。
料及び抵抗材料を厚膜形成する手法を採用することによ
り、サーミスタとコンデンサと抵抗の並列回路と等価な
特性を１チップで実現した複合素子及びその製造方法を
提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の複合素子は、直
方体形のチップ状のサーミスタ素体と、該サーミスタ素
体の１対の平行な端面にそれぞれ設けられた端子電極
と、該サーミスタ素体のこれら端面を結ぶ方向に延びる
側面上に形成され、それぞれ各端子電極に接続された誘
電体層及び抵抗体層とを備えてなるものである。
方体形のチップ状のサーミスタ素体と、該サーミスタ素
体の１対の平行な端面にそれぞれ設けられた端子電極
と、該サーミスタ素体のこれら端面を結ぶ方向に延びる
側面上に形成され、それぞれ各端子電極に接続された誘
電体層及び抵抗体層とを備えてなるものである。
【０００６】かかる本発明の複合素子によれば、サーミ
スタ特性と誘電性及び抵抗性を有する複合素子を単体の
素子として実現することが可能となる。本発明による複
合素子を利用すれば、サーミスタ、コンデンサ及び抵抗
の並列回路として構成している温度補償回路等、電子回
路の小型化が可能となる。特に、小型化ニーズの強い温
度補償型水晶発振器等の温度補償用回路として、本素子
は有用である。
スタ特性と誘電性及び抵抗性を有する複合素子を単体の
素子として実現することが可能となる。本発明による複
合素子を利用すれば、サーミスタ、コンデンサ及び抵抗
の並列回路として構成している温度補償回路等、電子回
路の小型化が可能となる。特に、小型化ニーズの強い温
度補償型水晶発振器等の温度補償用回路として、本素子
は有用である。
【０００７】本発明では、チップの一方の側面に誘電体
層が設けられ、他方の側面に抵抗体層が設けられている
ことが好ましい。この場合、この複合素子は、サーミス
タ組成の薄板の双方の板面に絶縁体層を形成する工程
と、一方の該絶縁体層上に平行に帯状の第１の導電体層
を形成すると共に、他方の該絶縁体層上に、該第１の導
電体層と対応する位置関係にて帯状の第２の導電体層を
形成する工程と、隣接する該第１の導電体層同士にまた
がって誘電体層を形成し、隣接する第２の導電体層同士
にまたがって抵抗体層を形成する工程と、該薄板を該導
電体層の長手方向と直交方向に切断して短冊状素体とす
る工程と、該短冊状素体の該切断方向の両側面に絶縁体
層を形成する工程と、該短冊状素体をその長手方向と直
交方向に切断してチップとする工程と、該チップのうち
サーミスタ素体が露出した１対の端面に端子電極を形成
する工程とによって製造することができる。
層が設けられ、他方の側面に抵抗体層が設けられている
ことが好ましい。この場合、この複合素子は、サーミス
タ組成の薄板の双方の板面に絶縁体層を形成する工程
と、一方の該絶縁体層上に平行に帯状の第１の導電体層
を形成すると共に、他方の該絶縁体層上に、該第１の導
電体層と対応する位置関係にて帯状の第２の導電体層を
形成する工程と、隣接する該第１の導電体層同士にまた
がって誘電体層を形成し、隣接する第２の導電体層同士
にまたがって抵抗体層を形成する工程と、該薄板を該導
電体層の長手方向と直交方向に切断して短冊状素体とす
る工程と、該短冊状素体の該切断方向の両側面に絶縁体
層を形成する工程と、該短冊状素体をその長手方向と直
交方向に切断してチップとする工程と、該チップのうち
サーミスタ素体が露出した１対の端面に端子電極を形成
する工程とによって製造することができる。
【０００８】
【発明の実施の形態】図１（ａ）は実施の形態に係る複
合素子の断面図、図１（ｂ）はこの複合素子の等価回路
図である。
合素子の断面図、図１（ｂ）はこの複合素子の等価回路
図である。
【０００９】サーミスタ素体１は直方体形状のチップ状
のものであり、一方の側面に絶縁体層２が設けられ、他
方の側面に絶縁体層３が設けられている。
のものであり、一方の側面に絶縁体層２が設けられ、他
方の側面に絶縁体層３が設けられている。
【００１０】絶縁体層２上には所定の間隔をあけて導電
体層４，５が設けられ、この導電体層４，５にまたがっ
て誘電体層６が設けられ、これらの層４，５，６を覆う
ように絶縁体層７が設けられている。
体層４，５が設けられ、この導電体層４，５にまたがっ
て誘電体層６が設けられ、これらの層４，５，６を覆う
ように絶縁体層７が設けられている。
【００１１】絶縁体層３上には、所定の間隔をあけて導
電体層８，９が設けられ、この導電体層４，５にまたが
って抵抗体層１０が設けられ、これら層８，９，１０を
覆うように絶縁体層１１が設けられている。
電体層８，９が設けられ、この導電体層４，５にまたが
って抵抗体層１０が設けられ、これら層８，９，１０を
覆うように絶縁体層１１が設けられている。
【００１２】サーミスタ素体１の１対の端面には端子電
極１２，１３が設けられている。この複合素子は、図１
（ｂ）のようにコンデンサ、サーミスタ及び抵抗が並列
に設けられたものであり、回路基板に表面実装される。
極１２，１３が設けられている。この複合素子は、図１
（ｂ）のようにコンデンサ、サーミスタ及び抵抗が並列
に設けられたものであり、回路基板に表面実装される。
【００１３】この複合素子の製造方法の一例は次の通り
である。図１（ｃ）のように、サーミスタ組成の薄板２
０を用意し、その両面に後に絶縁体層２，３となる絶縁
体層２１，２２を形成する。この絶縁体層２１の上に、
後に導電体層４，５となる帯状の第１の導電体層２３を
形成し、絶縁体層２２の上に後に導電体層８，９となる
帯状の第２の導電体層２４を形成する。
である。図１（ｃ）のように、サーミスタ組成の薄板２
０を用意し、その両面に後に絶縁体層２，３となる絶縁
体層２１，２２を形成する。この絶縁体層２１の上に、
後に導電体層４，５となる帯状の第１の導電体層２３を
形成し、絶縁体層２２の上に後に導電体層８，９となる
帯状の第２の導電体層２４を形成する。
【００１４】次いで、図１（ｄ）のように、導電体層２
３，２３にまたがって誘電体層２５を形成し、導電体層
２４，２４にまたがって抵抗体層２６を形成する。次い
で、両面において誘電体層２５、抵抗体層２６及び導電
体層２３，２４を覆うように絶縁体層を形成する。
３，２３にまたがって誘電体層２５を形成し、導電体層
２４，２４にまたがって抵抗体層２６を形成する。次い
で、両面において誘電体層２５、抵抗体層２６及び導電
体層２３，２４を覆うように絶縁体層を形成する。
【００１５】その後、導電体層２３，２４の長手方向と
直交方向に薄板２０を切断し、短冊状の素体とし、この
短冊状の素体の両面（切断面）に絶縁体層を形成する。
次に、図示はしないが、この短冊状素体をその長手方向
と直交方向に図１（ｄ）のＣで示す位置で切断し、チッ
プを得る。このチップの両端面に端子電極１２，１３を
形成することにより、図１（ａ）の複合素子が形成され
る。
直交方向に薄板２０を切断し、短冊状の素体とし、この
短冊状の素体の両面（切断面）に絶縁体層を形成する。
次に、図示はしないが、この短冊状素体をその長手方向
と直交方向に図１（ｄ）のＣで示す位置で切断し、チッ
プを得る。このチップの両端面に端子電極１２，１３を
形成することにより、図１（ａ）の複合素子が形成され
る。
【００１６】なお、特に本発明を限定するものではない
が、サーミスタ材料としてはＭｎ−Ｃｏ−Ｃｕ系、Ｍｎ
−Ｃｏ−Ｆｅ系のものなどを用いることができる。
が、サーミスタ材料としてはＭｎ−Ｃｏ−Ｃｕ系、Ｍｎ
−Ｃｏ−Ｆｅ系のものなどを用いることができる。
【００１７】導電体層２３，２４は、例えば導電性電極
ペーストをスクリーン印刷等により印刷し、乾燥後焼き
付けることにより形成される。
ペーストをスクリーン印刷等により印刷し、乾燥後焼き
付けることにより形成される。
【００１８】誘電体層２５は、ＴｉＯ2 系等の誘電体ペ
ーストをスクリーン印刷等により印刷し、乾燥後焼き付
けることにより形成される。
ーストをスクリーン印刷等により印刷し、乾燥後焼き付
けることにより形成される。
【００１９】抵抗体層２６は、ＲｕＯ2 系等の抵抗体ペ
ーストをスクリーン印刷等により印刷し、乾燥後焼き付
けることにより形成される。
ーストをスクリーン印刷等により印刷し、乾燥後焼き付
けることにより形成される。
【００２０】絶縁体層は、ガラスペーストをスクリーン
印刷等により印刷し、乾燥後焼き付けることにより形成
される。なお、絶縁体層７，１１となる絶縁体層は、一
液性エポキシ配合樹脂等の絶縁性樹脂材料を塗付するこ
とによっても形成できる。この絶縁性樹脂材料を用いて
絶縁体層を形成した場合、端子電極１２，１３は導電性
樹脂材料を用いて形成される。
印刷等により印刷し、乾燥後焼き付けることにより形成
される。なお、絶縁体層７，１１となる絶縁体層は、一
液性エポキシ配合樹脂等の絶縁性樹脂材料を塗付するこ
とによっても形成できる。この絶縁性樹脂材料を用いて
絶縁体層を形成した場合、端子電極１２，１３は導電性
樹脂材料を用いて形成される。
【００２１】端子電極１２，１３は導電性電極材料をデ
ィップ法等により付着させ、乾燥後、焼き付け、その後
電解バレルめっき法等により例えば厚さ２〜５μｍのＮ
ｉめっき、及び厚さ３〜７μｍのはんだめっきを形成す
ることにより形成できるが、導電性樹脂材料を用いて形
成されても良い。
ィップ法等により付着させ、乾燥後、焼き付け、その後
電解バレルめっき法等により例えば厚さ２〜５μｍのＮ
ｉめっき、及び厚さ３〜７μｍのはんだめっきを形成す
ることにより形成できるが、導電性樹脂材料を用いて形
成されても良い。
【００２２】
【実施例】以下、本発明の実施例について説明する。
【００２３】（１） ３０×５０×０．６ｍｍの寸法の
薄板状サーミスタ（焼結体）を用意し、その薄板状素体
の両面に市販のガラスペースト（絶縁性）を図１に示す
ように素体全面にスクリーン印刷法により印刷し、乾燥
後（１５０℃、１５分）、８５０℃×１５分で焼き付け
た。
薄板状サーミスタ（焼結体）を用意し、その薄板状素体
の両面に市販のガラスペースト（絶縁性）を図１に示す
ように素体全面にスクリーン印刷法により印刷し、乾燥
後（１５０℃、１５分）、８５０℃×１５分で焼き付け
た。
【００２４】（２） このガラス層を形成した薄板状素
体の両面に所定のパターンとなるように、市販の導電性
電極ペースト（Ａｇ、ガラスフリット、焼き付け用）を
スクリーン印刷法により印刷し、乾燥後（１５０℃、１
５分）、８５０℃×１５分で焼き付けた。なお、電極
幅：１．４２ｍｍ、電極間隔：０．２０ｍｍとした。
体の両面に所定のパターンとなるように、市販の導電性
電極ペースト（Ａｇ、ガラスフリット、焼き付け用）を
スクリーン印刷法により印刷し、乾燥後（１５０℃、１
５分）、８５０℃×１５分で焼き付けた。なお、電極
幅：１．４２ｍｍ、電極間隔：０．２０ｍｍとした。
【００２５】（３） この導電性電極を形成した薄板状
素体の片面に低温焼成タイプの誘電体ペーストをスクリ
ーン印刷法により所定のパターンとなるように印刷し、
乾燥させた（１５０℃、１５分）。なお、帯状膜の幅：
０．８０ｍｍ、帯状膜の間隔：０．８２ｍｍとした。
素体の片面に低温焼成タイプの誘電体ペーストをスクリ
ーン印刷法により所定のパターンとなるように印刷し、
乾燥させた（１５０℃、１５分）。なお、帯状膜の幅：
０．８０ｍｍ、帯状膜の間隔：０．８２ｍｍとした。
【００２６】（４） この薄板状素体のもう一方の面に
抵抗体ペーストをスクリーン印刷法により所定のパター
ンとなるよう印刷し、乾燥後、８５０℃×１５分で焼き
付けた。なお、帯状膜の幅：０．８０ｍｍ、帯状膜の間
隔：０．８２ｍｍとした。
抵抗体ペーストをスクリーン印刷法により所定のパター
ンとなるよう印刷し、乾燥後、８５０℃×１５分で焼き
付けた。なお、帯状膜の幅：０．８０ｍｍ、帯状膜の間
隔：０．８２ｍｍとした。
【００２７】（５） さらに、この薄板状素体の抵抗体
を形成した面にガラスペーストをスクリーン印刷法によ
り所定のパターンとなるように印刷し、乾燥後（１５０
℃、１５分）、８５０℃（１５分）で焼き付けた。
を形成した面にガラスペーストをスクリーン印刷法によ
り所定のパターンとなるように印刷し、乾燥後（１５０
℃、１５分）、８５０℃（１５分）で焼き付けた。
【００２８】（６） この薄板状素体を、ダイシングマ
シーンを用いて、幅０．７２ｍｍの短冊状素体に切断し
た。
シーンを用いて、幅０．７２ｍｍの短冊状素体に切断し
た。
【００２９】（７） この短冊状素体の２面（切断面）
に市販のガラスペーストをスクリーン印刷法により印刷
し、乾燥後（１５０℃、１５分）、８５０℃×１５分で
焼き付けた。
に市販のガラスペーストをスクリーン印刷法により印刷
し、乾燥後（１５０℃、１５分）、８５０℃×１５分で
焼き付けた。
【００３０】（８） この短冊状素体を、ダイシングマ
シーンを用いて図１（ｄ）のＣの位置で切断し幅１．５
２ｍｍのチップ状素体とした。
シーンを用いて図１（ｄ）のＣの位置で切断し幅１．５
２ｍｍのチップ状素体とした。
【００３１】（９） このチップ状素体の両端に、市販
の導電性電極（Ａｇ系）をディップ法で形成し、乾燥後
（１５０℃、１５分）、８２０℃×１５分で焼き付け
た。
の導電性電極（Ａｇ系）をディップ法で形成し、乾燥後
（１５０℃、１５分）、８２０℃×１５分で焼き付け
た。
【００３２】（１０） この端子電極部に電解バレルメ
ッキ法により、Ｎｉめっき、はんだめっきを形成した。
（Ｎｉめっき：約４μｍ、はんだめっき：約５μｍ）こ
れにより、図１（ｂ）に示す等価回路図の複合素子が製
造された。
ッキ法により、Ｎｉめっき、はんだめっきを形成した。
（Ｎｉめっき：約４μｍ、はんだめっき：約５μｍ）こ
れにより、図１（ｂ）に示す等価回路図の複合素子が製
造された。
【００３３】
【発明の効果】以上説明してきたように、本発明によれ
ば、サーミスタ素体（焼結体）の表面に、絶縁体層、導
電体層、誘電体層、抵抗体層を所定のパターンに（多層
に）形成することにより、サーミスタとコンデンサと抵
抗の並列回路と等価な特性を有する複合素子が提供され
る。
ば、サーミスタ素体（焼結体）の表面に、絶縁体層、導
電体層、誘電体層、抵抗体層を所定のパターンに（多層
に）形成することにより、サーミスタとコンデンサと抵
抗の並列回路と等価な特性を有する複合素子が提供され
る。
【００３４】本発明によれば、サーミスタとコンデンサ
と抵抗の並列回路と等価な特性を有する素子を単体の素
子として実現できるため、本素子を利用すれば、例え
ば、サーミスタとコンデンサの並列回路として構成して
いる温度補償回路等の回路の小型化が可能となる。特
に、小型化ニーズの強い温度補償型水晶発振器等の温度
補償用回路として、本発明の素子は有用である。
と抵抗の並列回路と等価な特性を有する素子を単体の素
子として実現できるため、本素子を利用すれば、例え
ば、サーミスタとコンデンサの並列回路として構成して
いる温度補償回路等の回路の小型化が可能となる。特
に、小型化ニーズの強い温度補償型水晶発振器等の温度
補償用回路として、本発明の素子は有用である。
【図１】実施の形態に係る複合素子の断面図、等価回路
図及び製造工程の説明図である。
図及び製造工程の説明図である。
１ サーミスタ素体 ２，３ 絶縁体層 ４，５ 導電体層 ６ 誘電体層 ７ 絶縁体層 ８，９ 導電体層 １０ 抵抗体層 １１ 絶縁体層 １２，１３ 端子電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｇ 4/40 Ｈ０１Ｇ 4/40 ３０１Ａ
Claims (3)
- 【請求項１】 直方体形のチップ状のサーミスタ素体
と、 該サーミスタ素体の１対の平行な端面にそれぞれ設けら
れた端子電極と、 該サーミスタ素体のこれら端面を結ぶ方向に延びる側面
上に形成され、それぞれ各端子電極に接続された誘電体
層及び抵抗体層とを備えてなる複合素子。 - 【請求項２】 請求項１において、前記サーミスタ素体
の一方の側面に前記誘電体層が形成され、他方の側面に
前記抵抗体層が形成されていることを特徴とする複合素
子。 - 【請求項３】 請求項２の複合素子を製造する方法であ
って、 サーミスタ組成の薄板の双方の板面に絶縁体層を形成す
る工程と、 一方の該絶縁体層上に平行に帯状の第１の導電体層を形
成すると共に、他方の該絶縁体層上に、該第１の導電体
層と対応する位置関係にて帯状の第２の導電体層を形成
する工程と、 隣接する該第１の導電体層同士にまたがって誘電体層を
形成し、隣接する第２の導電体層同士にまたがって抵抗
体層を形成する工程と、 該薄板を該導電体層の長手方向と直交方向に切断して短
冊状素体とする工程と、 該短冊状素体の該切断方向の両側面に絶縁体層を形成す
る工程と、 該短冊状素体をその長手方向と直交方向に切断してチッ
プとする工程と、 該チップのうちサーミスタ素体が露出した１対の端面に
端子電極を形成する工程と、を有する複合素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9222545A JPH1167508A (ja) | 1997-08-19 | 1997-08-19 | 複合素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9222545A JPH1167508A (ja) | 1997-08-19 | 1997-08-19 | 複合素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167508A true JPH1167508A (ja) | 1999-03-09 |
Family
ID=16784129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9222545A Pending JPH1167508A (ja) | 1997-08-19 | 1997-08-19 | 複合素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1167508A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384113B1 (ko) * | 2000-11-08 | 2003-05-14 | 주식회사 이노칩테크놀로지 | 고주파 저항-커패시터 복합 칩 및 그 제조 방법 |
| US6846693B2 (en) | 1999-10-19 | 2005-01-25 | Murata Manufacturing Co., Ltd. | Chip-type composite electronic component and manufacturing method thereof |
| US7855631B2 (en) | 2004-05-18 | 2010-12-21 | Mitsubishi Materials Corporation | Composite device |
-
1997
- 1997-08-19 JP JP9222545A patent/JPH1167508A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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