JP3597043B2 - チップ型サーミスタの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、プリント回路基板等に表面実装されるチップ型サーミスタの製造方法に係り、詳しくは電子機器の温度補償用サーミスタや表面温度測定用センサに適し、温度上昇に伴って抵抗値が減少するチップ型サーミスタであって、バンプ実装可能なチップ型サーミスタの製造方法に関する。
【0002】
【従来の技術】
従来、この種のチップ型サーミスタ20は、図6(a)に示す如く、直方体形状のサーミスタ素体21の両端部に端子電極22,23を有し、その実装に当っては、いわゆるフィレット実装と呼ばれる表面実装、即ち、図6(b)に示す如く基板24のプリント回路25にはんだフィレット26で導通固着する方法が採用されている。
【0003】
【発明が解決しようとする課題】
図6に示すようなフィレット実装による従来のチップ型サーミスタでは、
▲1▼ 回路にはんだを用いて実装するため、実装の際の作業数が多い。
▲2▼ 実装に要する面積がサーミスタ素体の面積よりも大きく(即ち、図6(b)において、サーミスタ素体の長さLに対して実装長さAが長い)、電子機器の小型に不向きである。
といった不具合がある。特に、実装面積が大きいことは、浮遊容量による高周波特性の低下、実装の際のツームストーン現象(マンハッタン現象)の要因となり、この点からも好ましくない。
【0004】
なお、最近になって、電子機器の小型化、薄型化に伴い、電子部品の実装方法として、実装面積の狭小化という観点から、いわゆるバンプ実装(フィレットレス実装)と称される実装法が用いられてきているが、従来においては、バンプ実装対応可能な構造を有するチップ型サーミスタは提供されていない。
【0005】
本発明は、上記従来の実情に鑑みてなされたものであって、バンプ実装対応可能なチップ型サーミスタの製造方法を提供することを目的とする。
【0006】
【課題を解決するための手段】
請求項1のチップ型サーミスタの製造方法は、直方体形状のチップ状サーミスタ素体と、該サーミスタ素体の下面の相対向する2つの端縁に沿って設けられた一対の端子電極と、該サーミスタ素体の該端子電極形成部を除く下面と上面とを被覆するように設けられた絶縁層とを備えてなるチップ型サーミスタであって、該端子電極は、該絶縁層から突出するバンプ構造の端子電極であるチップ型サーミスタを製造する方法において、薄板状サーミスタ素体の一方の面に所定のパターンで帯状の導電層を形成する工程と、次に、該薄板状サーミスタ素体の該導電層形成面に、前記端子電極形成部に相当する部分に孔部があるようなパターンで絶縁層を形成する工程と、次に、該絶縁層の該孔部にめっき層を被層形成する工程と、その後、該めっき層形成部に開孔を有するパターンマスク及びスキージを用いた印刷法で該開孔にはんだを付着させた後、マスクを取り外すことにより、はんだ部分が突出したバンプ構造の端子電極部を形成する工程と、その後、前記薄板状サーミスタ素体を所定のチップ状となるように切断する工程と、を有することを特徴とする。
【0007】
請求項2のチップ型サーミスタの製造方法は、直方体形状のチップ状サーミスタ素体と、該サーミスタ素体の上面に設けられた抵抗値調整用の電極層と、該サーミスタ素体の下面の相対向する2つの端縁に沿って設けられた一対の端子電極と、該サーミスタ素体の該端子電極形成部を除く下面と前記抵抗値調整用の電極層とを被覆するように設けられた絶縁層とを備えてなるチップ型サーミスタであって、該端子電極は、該絶縁層から突出するバンプ構造の端子電極であるチップ型サーミスタを製造する方法において、薄板状サーミスタ素体の一方の面に所定のパターンで帯状の導電層を形成すると共に、他方の面の全面に導電層を形成する工程と、次に、該薄板状サーミスタ素体の一方の面の導電層形成面に、前記端子電極形成部に相当する部分に孔部があるようなパターンで絶縁層を形成すると共に、他方の面の導電層形成面の全面に絶縁層を形成する工程と、次に、該一方の面の絶縁層の該孔部にめっき層を被層形成する工程と、その後、該めっき層形成部に開孔を有するパターンマスク及びスキージを用いた印刷法で該開孔にはんだを付着させた後、マスクを取り外すことにより、はんだ部分が突出したバンプ構造の端子電極部を形成する工程と、その後、前記薄板状サーミスタ素体を所定のチップ状となるように切断する工程と、を有することを特徴とする。
【0008】
本発明の方法により製造されるチップ型サーミスタでは、バンプ構造の端子電極が、サーミスタ素体の下面に突出して設けられているため、バンプ実装法での実装が可能である。
【0009】
本発明に係るチップ型サーミスタでは、サーミスタ素体と絶縁層との間に抵抗値調整用の電極層を設けた構造とするのが好ましい。
【0010】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0011】
図1は実施の形態に係るチップ型サーミスタの製造方法により製造されたチップ型サーミスタの断面図である。
【0012】
このチップ型サーミスタ1は、直方体形状のチップ状サーミスタ素体1を有し、その上面には一様に抵抗値調整用の電極層3が設けられ、この電極層3の表面は絶縁層4で覆われている。
【0013】
一方、サーミスタ素体2の下面には、相対向する側縁に沿って抵抗値調整と端子電極としての機能を兼ねる電極層(金属電極層5Aとめっき電極層(Niめっき層とはんだめっき層)5B)5とはんだバンプよりなる端子電極部6が設けられ、この端子電極部6以外のサーミスタ素体2の下面は絶縁層7で覆われ、端子電極部6は絶縁層7から突出するバンプ構造となっている。
【0014】
このようなチップ型サーミスタ1であれば、図5に示す如く、基板24のプリント回路25上にバンプ構造の端子電極部6が位置するように載置して、端子電極部6のはんだ26を加熱して回路25と導通固着することにより容易にバンプ実装することができ、その実装面積の狭小化を図れる。即ち、図5において、実装に要する長さはサーミスタ素体1の長さLと同等であり、基板25との接続に要する長さBはサーミスタ素体1の長さLよりも短くて足りる。
【0015】
次に、このようなチップ型サーミスタを製造する本発明のチップ型サーミスタの製造方法の一例を図2〜4を参照して説明する。
【0016】
まず、サーミスタ組成の焼結体薄板(薄板状サーミスタ素体)10を用意し、その一方の面(実装時下面側となる面)に所定のパターンで帯状の導電層12を形成し、他方の面(実装時上面側となる面)の全面に導電層11を形成する(図2)。この導電層11は、図1における抵抗値調整用の電極層3となり、導電層12は電極層5の金属電極層5Aとなる。
【0017】
次に、薄板状サーミスタ素体10の導電層11形成面の全面に絶縁層13を形成すると共に、導電層12形成面に所定のパターンで絶縁層14を形成する(図3)。絶縁層14は、端子電極形成部に相当する部分が絶縁層の非形成部(孔部14A)となるようなパターンで形成される。この絶縁層14は図1における絶縁層7となり、絶縁層13は絶縁層4となる。
【0018】
次に、絶縁層14の孔部14AにNiめっき層及びはんだ(Sn−Pb)めっき層を被層形成する(図4の15)。このめっき層15は、図1のめっき電極層5Bとなる。
【0019】
その後、めっき層15形成部に開孔を有するパターンマスク16及びスキージ17を用いた印刷法ではんだ18を付着させた後、マスク16を取り外す。これにより、はんだ18部分が突出したバンプ構造の端子電極部6が形成される。
【0020】
このパターンマスクとしては、厚さ0.1〜0.5mm程度のものを用いるのが好ましい。
【0021】
その後、このようにして導電層11,12、絶縁層13,14等を形成した薄板状サーミスタ素体10を所定の位置(図3,4の一点鎖点の位置)で切断してチップ型サーミスタを得る。
【0022】
なお、サーミスタ材料としてはMn−Co−Cu系、Mn−Co−Fe系のものなどを用いることができる。
【0023】
導電体層11,12は、例えば導電性電極ペーストをスクリーン印刷等により印刷し、乾燥後焼き付けすることにより形成される。
【0024】
絶縁体13,14は、ガラスペーストをスクリーン印刷等により印刷し、乾燥後焼き付けることにより形成される。なお、絶縁体層は、一液性エポキシ配合樹脂等の絶縁性樹脂材料を塗付することによっても形成できる。この絶縁性樹脂材料を用いて絶縁体層を形成した場合、導電層11,12は導電性樹脂材料を用いて形成しても良い。
【0025】
このようにサーミスタ焼結体を用いて加工するプロセスによれば、特性の高精度化、形状の小型化への対応が容易であり、また、薄板形状素体の段階で、電極層、絶縁層、めっき層等を形成し、最後にチップ状に切断するプロセスであるため、1005サイズ及び0603サイズ等の超小型形状への対応も容易であり、大量生産にも好適である。
【0026】
なお、図2〜4に示す方法は本発明のチップ型サーミスタの製造方法の一例であって、何ら本発明を限定するものではない。
【0027】
本発明において、バンプ構造の端子電極の突出高さ(図1のH)は、チップ型サーミスタの大きさや使用目的等によっても異なるが、通常の場合、100〜400μm程度とするのが好ましい。なお、上記のパターンマスクを用いる印刷法では厚さが不足する場合には、印刷を繰り返し行えば良い。
【0028】
【実施例】
以下、本発明の実施例について説明する。
【0029】
次の方法で1005タイプのチップ型サーミスタを製造した。
【0030】
(1) 30×50×0.4mmの寸法の薄板状サーミスタ素体(焼結体)10を用意し、その薄板状サーミスタ素体10の両面に市販の導電性電極ペースト(Ag)を塗着して150℃で15分乾燥後、850℃で15分焼成して厚さ4μmの導電層11と厚さ4μmの導電層12を形成した(図2)。導電層11は薄板状サーミスタ素体10の全面に形成し、導電層12は所定のパターンでスクリーン印刷法により印刷して形成した。導電層12同士の間隔は0.2mmとした。
【0031】
(2) 次に、市販の絶縁性ガラスペーストを塗着して150℃で15分乾燥後、850℃で15分焼成して厚さ15μmの絶縁層13と厚さ15μmの絶縁層14を形成した(図3)。絶縁層13は導電層11上の全面に形成し、絶縁層14は所定のパターンでスクリーン印刷法により印刷して形成した。
【0032】
(3) 次に、絶縁層14の孔部14Aに電解めっき法により、Niめっき層及びはんだめっき(Sn−Pb)層を形成した(Niめっき層:1〜3μm、はんだめっき層:1〜5μm)(図3,図4)。
【0033】
(4) 次に、図4に示すメタルマスク(厚さ0.2mm)を用いた印刷法により、はんだ(Sn−Pb)18を印刷し220℃で10秒加熱してはんだボールを形成した。
【0034】
なお、ボールはんだは、めっきを形成した電極パッド部では、濡れるので接合するが、その周囲にはガラスが形成されているので表面張力によって球状となることにより形成される。
【0035】
(5) その後、薄板状サーミスタ素体を、ダイシングマシーンを用いて、所定のチップ状となるように切断した。
【0036】
これにより、1.00mm×0.5mmの大きさのチップ型サーミスタが得られた。このチップ型サーミスタは、バンプ構造の端子電極が約150μm突出しており、プリント回路基板に容易にバンプ実装することができた。
【0037】
【発明の効果】
以上詳述した通り、本発明によれば、バンプ実装が可能であるため、実装面積の狭小化が可能となり、サーミスタを用いる温度補償型発振器(TCXO)や液晶等の電子機器の小型化が実現できる上に、
▲1▼ 端子電極が底面部のみに形成されている構造のため、従来構造の素子の場合より、熱衝撃性能等の信頼性の向上が図れる。
▲2▼ 素子と回路基板との接続面積が減るので浮遊容量に起因する高周波特性が向上する。また、実装の際のツームストーン現象等の不具合を回避できる。
といった優れた効果を奏するチップ型サーミスタが提供される。
【図面の簡単な説明】
【図1】本発明の実施の形態に係るチップ型サーミスタの製造方法により製造されたチップ型サーミスタを示す断面図である。
【図2】本発明のチップ型サーミスタの製造工程の一例を示す斜視図である。
【図3】本発明のチップ型サーミスタの製造工程の一例を示す断面斜視図である。
【図4】本発明のチップ型サーミスタの製造工程の一例を示す断面図である。
【図5】本発明の方法により製造されたチップ型サーミスタの実装構造を示す正面図である。
【図6】(a)図は従来のチップ型サーミスタを示す斜視図、(b)図はこのチップ型サーミスタの実装構造を示す正面図である。
【符号の説明】
1 チップ型サーミスタ
2 サーミスタ素体
3,5 電極層
4,7 絶縁層
6 端子電極部
10 薄板状サーミスタ素体
11,12 導電層
13,14 絶縁層
15 めっき層
16 マスク
17 スキージ
18 はんだ
Claims (2)
- 直方体形状のチップ状サーミスタ素体と、該サーミスタ素体の下面の相対向する2つの端縁に沿って設けられた一対の端子電極と、該サーミスタ素体の該端子電極形成部を除く下面と上面とを被覆するように設けられた絶縁層とを備えてなるチップ型サーミスタであって、該端子電極は、該絶縁層から突出するバンプ構造の端子電極であるチップ型サーミスタを製造する方法において、
薄板状サーミスタ素体の一方の面に所定のパターンで帯状の導電層を形成する工程と、
次に、該薄板状サーミスタ素体の該導電層形成面に、前記端子電極形成部に相当する部分に孔部があるようなパターンで絶縁層を形成する工程と、
次に、該絶縁層の該孔部にめっき層を被層形成する工程と、
その後、該めっき層形成部に開孔を有するパターンマスク及びスキージを用いた印刷法で該開孔にはんだを付着させた後、マスクを取り外すことにより、はんだ部分が突出したバンプ構造の端子電極部を形成する工程と、
その後、前記薄板状サーミスタ素体を所定のチップ状となるように切断する工程と、
を有することを特徴とするチップ型サーミスタの製造方法。 - 直方体形状のチップ状サーミスタ素体と、該サーミスタ素体の上面に設けられた抵抗値調整用の電極層と、該サーミスタ素体の下面の相対向する2つの端縁に沿って設けられた一対の端子電極と、該サーミスタ素体の該端子電極形成部を除く下面と前記抵抗値調整用の電極層とを被覆するように設けられた絶縁層とを備えてなるチップ型サーミスタであって、該端子電極は、該絶縁層から突出するバンプ構造の端子電極であるチップ型サーミスタを製造する方法において、
薄板状サーミスタ素体の一方の面に所定のパターンで帯状の導電層を形成すると共に、他方の面の全面に導電層を形成する工程と、
次に、該薄板状サーミスタ素体の一方の面の導電層形成面に、前記端子電極形成部に相当する部分に孔部があるようなパターンで絶縁層を形成すると共に、他方の面の導電層形成面の全面に絶縁層を形成する工程と、
次に、該一方の面の絶縁層の該孔部にめっき層を被層形成する工程と、
その後、該めっき層形成部に開孔を有するパターンマスク及びスキージを用いた印刷法で該開孔にはんだを付着させた後、マスクを取り外すことにより、はんだ部分が突出したバンプ構造の端子電極部を形成する工程と、
その後、前記薄板状サーミスタ素体を所定のチップ状となるように切断する工程と、
を有することを特徴とするチップ型サーミスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10787098A JP3597043B2 (ja) | 1998-04-17 | 1998-04-17 | チップ型サーミスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10787098A JP3597043B2 (ja) | 1998-04-17 | 1998-04-17 | チップ型サーミスタの製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002178726A Division JP2003007510A (ja) | 2002-06-19 | 2002-06-19 | チップ型サーミスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11307309A JPH11307309A (ja) | 1999-11-05 |
JP3597043B2 true JP3597043B2 (ja) | 2004-12-02 |
Family
ID=14470183
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10787098A Expired - Fee Related JP3597043B2 (ja) | 1998-04-17 | 1998-04-17 | チップ型サーミスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3597043B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109029763A (zh) * | 2018-07-03 | 2018-12-18 | 句容市博远电子有限公司 | 一种可测量平面温度的ntc温度传感器 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5375963B2 (ja) | 2009-08-28 | 2013-12-25 | 株式会社村田製作所 | サーミスタ及びその製造方法 |
CN109000815A (zh) * | 2018-07-04 | 2018-12-14 | 句容市博远电子有限公司 | 一种可更换ntc热敏电阻的温度传感器 |
-
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CN109029763A (zh) * | 2018-07-03 | 2018-12-18 | 句容市博远电子有限公司 | 一种可测量平面温度的ntc温度传感器 |
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Publication number | Publication date |
---|---|
JPH11307309A (ja) | 1999-11-05 |
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JPH0122260Y2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020920 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040803 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040907 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100917 Year of fee payment: 6 |
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S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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