JP3419305B2 - 複合素子 - Google Patents
複合素子Info
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Description
とを直列に接続すると共に、この抵抗及びサーミスタに
対して抵抗を並列に接続した複合素子に係り、詳しく
は、液晶等の温度補償回路用として回路基板等に表面実
装される温度補償用に好適な複合素子に関する。
抵抗−温度特性(リニア特性)を得るためには、サーミ
スタと抵抗を組み合わせて直列回路ないし並列回路を構
成する必要がある。従来、このような場合においては、
サーミスタ及びチップ抵抗等の複数の電子部品を個々に
同一基板上にフローあるいはリフローはんだ付けにより
実装することが行われている。
ーミスタ、チップ抵抗等の個々の電子部品を複数個用い
て回路を構成する場合には、複数の部品を同一基板上に
実装するため、必然的に実装面積が増大し、回路の小型
化を進める上で大きな制約となっていた。
料を厚膜形成する手法を採用することにより、サーミス
タと抵抗を直列に接続し、更に、このサーミスタと抵抗
に対して抵抗を並列に接続した回路と等価な特性を1チ
ップで実現した複合素子を提供することを目的とする。
ップ状のサーミスタ素体と、該サーミスタ素体の両端面
に形成された端子電極と、該サーミスタ素体の側面に形
成された第1の抵抗体層と、該第1の抵抗体層が形成さ
れた該サーミスタ素体の側面とは異なる側面に形成され
た第2の抵抗体層とを備えてなり、一方の端子電極、該
第1の抵抗体層、該サーミスタ素体及び他方の端子電極
がこの順に直列接続されることにより、抵抗・サーミス
タ直列接続が形成されると共に、一方の端子電極、該第
2の抵抗体層及び他方の端子電極がこの順に直列接続さ
れることにより、該抵抗・サーミスタ直列接続に対して
抵抗が並列に接続されていることを特徴とするものであ
る。
を直列に接続し、更に、このサーミスタと抵抗に対して
抵抗を並列に接続した回路と等価な、所望の抵抗一温度
特性を有する複合素子を単体の素子として実現すること
が可能となる。本発明による複合素子を利用すれば、サ
ーミスタ及び抵抗より構成している温度補償回路等、電
子回路の小型化が可能となる。特に、小型化ニーズの強
い液晶等の温度補償用回路として、本素子は有用であ
る。
施の形態を詳細に説明する。
であり、サーミスタ素体1の両面に導電体層2、3が形
成されている。図の上面側の導電体層2の上には、所定
の間隔をあけて絶縁体層4、5が形成され、この絶縁体
層4、5同士の間にまたがるようにして絶縁体層4,5
間の導電体層2上に導電体層6が形成されている。
上に導電体層7が形成されている。導電体層6、7同士
の間にまたがって、抵抗体層(第1の抵抗体層)8が形
成されている。
うに、且つ抵抗体層8、導電体層6及び絶縁体層5を覆
うように絶縁体層9が形成されている。この絶縁体層9
はサーミスタ素体1の図の右端に達しているが、サーミ
スタ素体1の左端からは離隔しており、この絶縁体層9
の左方において導電体層7の一部が絶縁体層9で覆われ
ておらず、後述の端子電極17が導電体層7に直に接す
るように設けられている。
体層3上に絶縁体層10,導電体層11,12、抵抗体
層(第2の抵抗体層)13及び絶縁体層14が積層形成
されている。絶縁体層10は、図の左端縁に達している
が、右端縁からは離隔しており、導電体層3はこの右端
側において絶縁体層10によって覆われていない。導電
体層11,12はそれぞれ、図の左端縁及び右端縁か
ら、互いに所定の間隔をあけて形成され、導電体層1
1,12同士の間にまたがるようにして、導電体層1
1,12上に抵抗体層13が形成されている。この抵抗
体層13の両端は、図の左端縁及び右端縁からは離隔し
ている。絶縁体層14は、図の左端縁及び右端縁の両端
縁から離隔して、抵抗体層13上に設けられており、導
電体層11の左端側及び導電体層12の右端側は絶縁体
層14で覆われていない。
5、16が形成され、その上に端子電極17、18が形
成されている。左側の絶縁体層15は導電体層2、3と
端子電極17とを絶縁し、右側の絶縁体層16は、導電
体層2、3と端子電極18とを絶縁している。このた
め、図においてサーミスタ素体1の上面側では、端子電
極17は導電体層7にのみ導通している。また、サーミ
スタ素体1の下面側では、端子電極17は導電体層11
にのみ導通し、端子電極18は導電体層12(及び導電
体層3)にのみ導通している。
子電極17−導電体層7−抵抗体層8−導電体層6−導
電体層2−サーミスタ素体1−導電体層3−導電体層1
2−端子電極18のように接続された抵抗・サーミスタ
直列接続と、この直列接続に対して、端子電極17−導
電体層11−抵抗体層13−導電体層12−端子電極1
8のように接続された抵抗が並列に接続された複合素子
が得られる。
面と平行方向の側面にも絶縁体層が設けられている。
2(b)を参照して説明する。
導電体層22、23を形成する。この導電体層22の上
に膜状の絶縁体層24を形成し、導電体層23の上に絶
縁体層25を形成する。なお、絶縁体層24、25は同
一方向に延びている。絶縁体層24同士の間及び絶縁体
層25同士の間には、それぞれ所定の間隔があいてい
る。
2上に帯状の導電体層26を形成すると共に、絶縁体層
24の上にのみ帯状の導電体層27を形成する。また、
導電体層23の露出面から絶縁体層25,25の上面に
かけて、帯状の導電体層28を形成する。導電体層2
6、27の間には所定の間隔があいている。また、導電
体層28同士の間にも所定の間隔があいている。
の抵抗体層29を形成すると共に、導電体層28,28
にまたがるように帯状の抵抗体層30を形成する。抵抗
体層29、導電体層26及び絶縁体層24を覆い、導電
体層27については大部分が露出するように絶縁体層3
1(図示略)を帯状に形成する。また、抵抗体層30を
覆い、導電体層28の大部分は露出するように絶縁体層
32(図示略)を形成する。
交方向にサーミスタ薄板21を切断し、短冊状の素体を
形成する。
に絶縁体層を形成した後、短冊状素体をその長手方向と
直交方向に2点鎖線Xで示すように導電体層27の抵抗
体層29と反対側の端縁(図の左端縁。この端縁は、絶
縁体層25の端縁と同位置にある。)に沿って切断して
チップとする。なお、図2(b)の2点鎖線Xはこのと
きの切断予定線を示す。このチップの両端面に絶縁性樹
脂層を塗着して絶縁体層15,16を形成した後、端子
電極17,18を形成することにより、複合素子が得ら
れる。
が、サーミスタ材料としてはMn−Co−Cu系、Mn
−Co−Fe系のものなどを用いることができる。
略)は、例えばガラスペーストをスクリーン印刷等によ
り印刷し、乾燥後焼き付けることにより形成される。な
お、絶縁体層31及び32は後にそれぞれ絶縁体層9及
び14を構成する。
は、例えば導電性電極ペーストをスクリーン印刷等によ
り印刷し、乾燥後焼き付けることにより形成される。な
お、導電体層、抵抗体層及び誘電体層の焼き付けを一緒
に行うようにしても良い。
抗体ペーストをスクリーン印刷等により印刷し、乾燥後
焼き付けることにより形成される。
電極とめっき層(Niめっきとはんだめっき)とで形成
される。
脂等の絶縁性樹脂材料を塗付することによっても形成で
きる。この絶縁性樹脂材料を用いて絶縁体層を形成した
場合、端子電極17、18は導電性樹脂材料を用いて形
成される。この場合、端子電極は、樹脂系下地電極とめ
っき層(Niめっきとはんだめっき)とで形成するのが
好ましい。
スタ素体のサーミスタ材料組成、素体形状及び電極面
積、抵抗体層の抵抗体材料組成及び電極間距離等を適宜
調整することにより、所望の抵抗−温度特性を実現でき
る。
板状サーミスタ(Mn−Co−Fe系焼結体)21を用
意し、その薄板状素体の両面に市販の導電性電極ペース
ト(Ag)を素体全面にスクリーン印刷法により印刷
し、乾燥後(150℃、15分)、850℃×15分で
焼き付け、導電体層22、23を形成した。
の両面に所定の帯状パターンとなるように、市販のガラ
スペースト(絶縁性)をスクリーン印刷法により印刷
し、乾燥後(150℃、15分)、850℃×15分で
焼き付け、絶縁体層24、25を形成した。なお、絶縁
体層24の帯状ガラスの幅:1.52mm、帯状ガラス
の間隔:0.10mmとした。また、絶縁体層25の帯
状ガラスの幅:1.52mm、帯状ガラスの間隔:0.
10mmとした。
薄板状素体の両面に導電性電極ペースト(Ag)をスク
リーン印刷法により所定のパターンとなるように印刷
し、乾燥させ(150℃、15分)、帯状の導電体層2
6、27及び導電体層28を形成した。導電体層26の
幅は0.30mm、導電体層27の幅は0.50mm、
導電体層26と27との間隔は、抵抗体層形成部分で
0.50mmとした。また、導電体層28の幅は0.5
6mm、導電体層28同士の間隔は0.50mmとし
た。
抗体ペーストをスクリーン印刷法により所定のパターン
となるように印刷し、乾燥後(150℃、15分)、8
50℃×15分で焼き付け、幅0.80mmの帯状の抵
抗体層29及び幅0.80mmの帯状の抵抗体層30を
形成した。なお、抵抗材料は酸化ルテニウム(Ru
O2)系の材料を用いた。
ラスペーストをスクリーン印刷法により所定のパターン
となるように印刷し、乾燥後(150℃、15分)、8
50℃×15分で焼き付け、絶縁体層31,32(図示
略)を形成した。
ーンを用いて、幅0.72mmの短冊状素体に切断し
た。
市販のガラスペーストをスクリーン印刷法により印刷
し、乾燥後(150℃、15分)、850℃×15分で
焼き付け、絶縁体層を形成した。
ンを用いて図2(b)のXに示す位置で幅1.52mm
のチップ状素体に切断した。
樹脂をディプ法により付着させ、乾燥後(120℃、1
5分)、150℃×30分で熱硬化させ、絶縁体層1
5、16を形成した。絶縁性樹脂は一液性エポキシ配合
樹脂を用いた。
の樹脂系フィラーのAg電極をディップ法で付着させ、
乾燥後(150℃、15分)、150℃×1時間で熱硬
化させ、その上に電解バレルメッキ法により、Niめっ
き、はんだめっきし、端子電極17、18を形成した。
Niめっき厚さは約4μm、はんだめっき厚さは約5μ
mである。これにより、図2(a)の等価回路の複合素
子が得られた。
な抵抗−温度特性)を示した。
ーミスタ素体の一方の側面に、絶縁体層、導電体層、抵
抗体層を所定のパターンに形成し、他方の側面に絶縁体
層、導電体層、抵抗体層を所定のパターンに形成するこ
とにより、サーミスタと抵抗を直列に接続し、更に、こ
のサーミスタと抵抗に対して抵抗を並列に接続した回路
と等価な複合素子であって、所望の抵抗−温度特性(リ
ニアな抵抗−温度特性)を有する複合素子を提供するこ
とができる。
を直列に接続し、更に、このサーミスタと抵抗に対して
抵抗を並列に接続した回路と等価な特性を有する複合素
子を単体の素子として実現できるため、例えば、サーミ
スタ、抵抗から構成される温度補償回路等、各種回路の
小型化が可能となる。特に、小型化ニーズの強い液晶等
の温度補償用回路として、本素子は有用である。
図、図2(b)は製造途中図である。
性を示すグラフである。
Claims (2)
- 【請求項1】 チップ状のサーミスタ素体と、該サーミ
スタ素体の両端面に形成された端子電極と、該サーミス
タ素体の側面に形成された第1の抵抗体層と、該第1の
抵抗体層が形成された該サーミスタ素体の側面とは異な
る側面に形成された第2の抵抗体層とを備えてなり、 一方の端子電極、該第1の抵抗体層、該サーミスタ素体
及び他方の端子電極がこの順に直列接続されることによ
り、抵抗・サーミスタ直列接続が形成されると共に、一
方の端子電極、該第2の抵抗体層及び他方の端子電極が
この順に直列接続されることにより、該抵抗・サーミス
タ直列接続に対して抵抗が並列に接続されていることを
特徴とする複合素子。 - 【請求項2】 請求項1において、 前記サーミスタ素体の一方の端面に絶縁体層15を介し
て端子電極17が形成され、他方の端面に絶縁体層16
を介して端子電極18が形成され、 該サーミスタ素体1の一側面において、該側面上に導電
体層2が形成され、該導電体層2の上に、所定の間隔を
あけて絶縁体層4、5が形成され、該絶縁体層4、5同
士の間にまたがるようにして絶縁体層4,5間の前記導
電体層2上に導電体層6が形成され、該導電体層6から
離隔して前記絶縁体層4の上に導電体層7が形成され、
該導電体層6、7同士の間にまたがって、前記第1の抵
抗体層8が形成され、該導電体層7の一部のみを露出さ
せると共に、該抵抗体層8、導電体層6及び絶縁体層5
を覆うように絶縁体層9が形成され、該絶縁体層9はサ
ーミスタ素体1の一端から離隔し、他端に達することに
より、該絶縁体層9の一方において前記導電体層7の一
部が該絶縁体層9で覆われておらず、前記端子電極17
が該導電体層7に直に接するように設けられており、 該サーミスタ素体1の前記一側面と対向する他側面にお
いて、導電体層3が形成され、該導電体層3の上に絶縁
体層10,導電体層11,12、前記第2の抵抗体層1
3及び絶縁体層14が積層形成されており、該絶縁体層
10は、サーミスタ素体1の前記一端縁に達している
が、他端縁からは離隔しており、導電体層3は該一端側
において絶縁体層10によって覆われておらず、該導電
体層11,12はそれぞれ、サーミスタ素体1の一端縁
及び他端縁から、互いに所定の間隔 をあけて形成され、
該導電体層11,12同士の間にまたがるようにして、
該導電体層11,12上に該第2の抵抗体層13が、そ
の両端がサーミスタ素体1の両端縁からは離隔するよう
に形成され、該絶縁体層14は、サーミスタ素体1の両
端縁から離隔して、抵抗体層13上に設けられており、
前記導電体層11の一端側及び導電体層12の他端側は
該絶縁体層14で覆われておらず、 サーミスタ素体1の一端側の絶縁体層15は導電体層
2、3と端子電極17とを絶縁し、他端側の絶縁体層1
6は、導電体層2、3と端子電極18とを絶縁してお
り、該サーミスタ素体1の前記一側面では、該端子電極
17は導電体層7にのみ導通し、該サーミスタ素体1の
前記他側面では、該端子電極17は前記導電体層11に
のみ導通し、該端子電極18は前記導電体層12及び導
電体層3にのみ導通していることを特徴とする複合素
子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10787298A JP3419305B2 (ja) | 1998-04-17 | 1998-04-17 | 複合素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10787298A JP3419305B2 (ja) | 1998-04-17 | 1998-04-17 | 複合素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11307319A JPH11307319A (ja) | 1999-11-05 |
JP3419305B2 true JP3419305B2 (ja) | 2003-06-23 |
Family
ID=14470237
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10787298A Expired - Fee Related JP3419305B2 (ja) | 1998-04-17 | 1998-04-17 | 複合素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3419305B2 (ja) |
-
1998
- 1998-04-17 JP JP10787298A patent/JP3419305B2/ja not_active Expired - Fee Related
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---|---|
JPH11307319A (ja) | 1999-11-05 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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