JP3419305B2 - 複合素子 - Google Patents
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- JP3419305B2 JP3419305B2 JP10787298A JP10787298A JP3419305B2 JP 3419305 B2 JP3419305 B2 JP 3419305B2 JP 10787298 A JP10787298 A JP 10787298A JP 10787298 A JP10787298 A JP 10787298A JP 3419305 B2 JP3419305 B2 JP 3419305B2
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Description
【０００１】
【発明の属する技術分野】本発明は、抵抗とサーミスタ
とを直列に接続すると共に、この抵抗及びサーミスタに
対して抵抗を並列に接続した複合素子に係り、詳しく
は、液晶等の温度補償回路用として回路基板等に表面実
装される温度補償用に好適な複合素子に関する。
とを直列に接続すると共に、この抵抗及びサーミスタに
対して抵抗を並列に接続した複合素子に係り、詳しく
は、液晶等の温度補償回路用として回路基板等に表面実
装される温度補償用に好適な複合素子に関する。
【０００２】
【従来の技術】液晶の温度補償回路等において、所望の
抵抗−温度特性（リニア特性）を得るためには、サーミ
スタと抵抗を組み合わせて直列回路ないし並列回路を構
成する必要がある。従来、このような場合においては、
サーミスタ及びチップ抵抗等の複数の電子部品を個々に
同一基板上にフローあるいはリフローはんだ付けにより
実装することが行われている。
抵抗−温度特性（リニア特性）を得るためには、サーミ
スタと抵抗を組み合わせて直列回路ないし並列回路を構
成する必要がある。従来、このような場合においては、
サーミスタ及びチップ抵抗等の複数の電子部品を個々に
同一基板上にフローあるいはリフローはんだ付けにより
実装することが行われている。
【０００３】
【発明が解決しようとする課題】しかし、このようにサ
ーミスタ、チップ抵抗等の個々の電子部品を複数個用い
て回路を構成する場合には、複数の部品を同一基板上に
実装するため、必然的に実装面積が増大し、回路の小型
化を進める上で大きな制約となっていた。
ーミスタ、チップ抵抗等の個々の電子部品を複数個用い
て回路を構成する場合には、複数の部品を同一基板上に
実装するため、必然的に実装面積が増大し、回路の小型
化を進める上で大きな制約となっていた。
【０００４】本発明は、サーミスタ素体の表面に抵抗材
料を厚膜形成する手法を採用することにより、サーミス
タと抵抗を直列に接続し、更に、このサーミスタと抵抗
に対して抵抗を並列に接続した回路と等価な特性を１チ
ップで実現した複合素子を提供することを目的とする。
料を厚膜形成する手法を採用することにより、サーミス
タと抵抗を直列に接続し、更に、このサーミスタと抵抗
に対して抵抗を並列に接続した回路と等価な特性を１チ
ップで実現した複合素子を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の複合素子は、チ
ップ状のサーミスタ素体と、該サーミスタ素体の両端面
に形成された端子電極と、該サーミスタ素体の側面に形
成された第１の抵抗体層と、該第１の抵抗体層が形成さ
れた該サーミスタ素体の側面とは異なる側面に形成され
た第２の抵抗体層とを備えてなり、一方の端子電極、該
第１の抵抗体層、該サーミスタ素体及び他方の端子電極
がこの順に直列接続されることにより、抵抗・サーミス
タ直列接続が形成されると共に、一方の端子電極、該第
２の抵抗体層及び他方の端子電極がこの順に直列接続さ
れることにより、該抵抗・サーミスタ直列接続に対して
抵抗が並列に接続されていることを特徴とするものであ
る。
ップ状のサーミスタ素体と、該サーミスタ素体の両端面
に形成された端子電極と、該サーミスタ素体の側面に形
成された第１の抵抗体層と、該第１の抵抗体層が形成さ
れた該サーミスタ素体の側面とは異なる側面に形成され
た第２の抵抗体層とを備えてなり、一方の端子電極、該
第１の抵抗体層、該サーミスタ素体及び他方の端子電極
がこの順に直列接続されることにより、抵抗・サーミス
タ直列接続が形成されると共に、一方の端子電極、該第
２の抵抗体層及び他方の端子電極がこの順に直列接続さ
れることにより、該抵抗・サーミスタ直列接続に対して
抵抗が並列に接続されていることを特徴とするものであ
る。
【０００６】かかる本発明によれば、サーミスタと抵抗
を直列に接続し、更に、このサーミスタと抵抗に対して
抵抗を並列に接続した回路と等価な、所望の抵抗一温度
特性を有する複合素子を単体の素子として実現すること
が可能となる。本発明による複合素子を利用すれば、サ
ーミスタ及び抵抗より構成している温度補償回路等、電
子回路の小型化が可能となる。特に、小型化ニーズの強
い液晶等の温度補償用回路として、本素子は有用であ
る。
を直列に接続し、更に、このサーミスタと抵抗に対して
抵抗を並列に接続した回路と等価な、所望の抵抗一温度
特性を有する複合素子を単体の素子として実現すること
が可能となる。本発明による複合素子を利用すれば、サ
ーミスタ及び抵抗より構成している温度補償回路等、電
子回路の小型化が可能となる。特に、小型化ニーズの強
い液晶等の温度補償用回路として、本素子は有用であ
る。
【０００７】
【発明の実施の形態】以下に図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【０００８】図１は実施の形態に係る複合素子の断面図
であり、サーミスタ素体１の両面に導電体層２、３が形
成されている。図の上面側の導電体層２の上には、所定
の間隔をあけて絶縁体層４、５が形成され、この絶縁体
層４、５同士の間にまたがるようにして絶縁体層４，５
間の導電体層２上に導電体層６が形成されている。
であり、サーミスタ素体１の両面に導電体層２、３が形
成されている。図の上面側の導電体層２の上には、所定
の間隔をあけて絶縁体層４、５が形成され、この絶縁体
層４、５同士の間にまたがるようにして絶縁体層４，５
間の導電体層２上に導電体層６が形成されている。
【０００９】この導電体層６から離隔して絶縁体層４の
上に導電体層７が形成されている。導電体層６、７同士
の間にまたがって、抵抗体層（第１の抵抗体層）８が形
成されている。
上に導電体層７が形成されている。導電体層６、７同士
の間にまたがって、抵抗体層（第１の抵抗体層）８が形
成されている。
【００１０】この導電体層７の一部のみを露出させるよ
うに、且つ抵抗体層８、導電体層６及び絶縁体層５を覆
うように絶縁体層９が形成されている。この絶縁体層９
はサーミスタ素体１の図の右端に達しているが、サーミ
スタ素体１の左端からは離隔しており、この絶縁体層９
の左方において導電体層７の一部が絶縁体層９で覆われ
ておらず、後述の端子電極１７が導電体層７に直に接す
るように設けられている。
うに、且つ抵抗体層８、導電体層６及び絶縁体層５を覆
うように絶縁体層９が形成されている。この絶縁体層９
はサーミスタ素体１の図の右端に達しているが、サーミ
スタ素体１の左端からは離隔しており、この絶縁体層９
の左方において導電体層７の一部が絶縁体層９で覆われ
ておらず、後述の端子電極１７が導電体層７に直に接す
るように設けられている。
【００１１】サーミスタ素体１の図の下面側では、導電
体層３上に絶縁体層１０，導電体層１１，１２、抵抗体
層（第２の抵抗体層）１３及び絶縁体層１４が積層形成
されている。絶縁体層１０は、図の左端縁に達している
が、右端縁からは離隔しており、導電体層３はこの右端
側において絶縁体層１０によって覆われていない。導電
体層１１，１２はそれぞれ、図の左端縁及び右端縁か
ら、互いに所定の間隔をあけて形成され、導電体層１
１，１２同士の間にまたがるようにして、導電体層１
１，１２上に抵抗体層１３が形成されている。この抵抗
体層１３の両端は、図の左端縁及び右端縁からは離隔し
ている。絶縁体層１４は、図の左端縁及び右端縁の両端
縁から離隔して、抵抗体層１３上に設けられており、導
電体層１１の左端側及び導電体層１２の右端側は絶縁体
層１４で覆われていない。
体層３上に絶縁体層１０，導電体層１１，１２、抵抗体
層（第２の抵抗体層）１３及び絶縁体層１４が積層形成
されている。絶縁体層１０は、図の左端縁に達している
が、右端縁からは離隔しており、導電体層３はこの右端
側において絶縁体層１０によって覆われていない。導電
体層１１，１２はそれぞれ、図の左端縁及び右端縁か
ら、互いに所定の間隔をあけて形成され、導電体層１
１，１２同士の間にまたがるようにして、導電体層１
１，１２上に抵抗体層１３が形成されている。この抵抗
体層１３の両端は、図の左端縁及び右端縁からは離隔し
ている。絶縁体層１４は、図の左端縁及び右端縁の両端
縁から離隔して、抵抗体層１３上に設けられており、導
電体層１１の左端側及び導電体層１２の右端側は絶縁体
層１４で覆われていない。
【００１２】サーミスタ素体１の両端面には絶縁体層１
５、１６が形成され、その上に端子電極１７、１８が形
成されている。左側の絶縁体層１５は導電体層２、３と
端子電極１７とを絶縁し、右側の絶縁体層１６は、導電
体層２、３と端子電極１８とを絶縁している。このた
め、図においてサーミスタ素体１の上面側では、端子電
極１７は導電体層７にのみ導通している。また、サーミ
スタ素体１の下面側では、端子電極１７は導電体層１１
にのみ導通し、端子電極１８は導電体層１２（及び導電
体層３）にのみ導通している。
５、１６が形成され、その上に端子電極１７、１８が形
成されている。左側の絶縁体層１５は導電体層２、３と
端子電極１７とを絶縁し、右側の絶縁体層１６は、導電
体層２、３と端子電極１８とを絶縁している。このた
め、図においてサーミスタ素体１の上面側では、端子電
極１７は導電体層７にのみ導通している。また、サーミ
スタ素体１の下面側では、端子電極１７は導電体層１１
にのみ導通し、端子電極１８は導電体層１２（及び導電
体層３）にのみ導通している。
【００１３】従って、図２（ａ）の等価回路の通り、端
子電極１７−導電体層７−抵抗体層８−導電体層６−導
電体層２−サーミスタ素体１−導電体層３−導電体層１
２−端子電極１８のように接続された抵抗・サーミスタ
直列接続と、この直列接続に対して、端子電極１７−導
電体層１１−抵抗体層１３−導電体層１２−端子電極１
８のように接続された抵抗が並列に接続された複合素子
が得られる。
子電極１７−導電体層７−抵抗体層８−導電体層６−導
電体層２−サーミスタ素体１−導電体層３−導電体層１
２−端子電極１８のように接続された抵抗・サーミスタ
直列接続と、この直列接続に対して、端子電極１７−導
電体層１１−抵抗体層１３−導電体層１２−端子電極１
８のように接続された抵抗が並列に接続された複合素子
が得られる。
【００１４】なお、図示はしないが、素体１の図１の紙
面と平行方向の側面にも絶縁体層が設けられている。
面と平行方向の側面にも絶縁体層が設けられている。
【００１５】次に、この複合素子の製造方法について図
２（ｂ）を参照して説明する。
２（ｂ）を参照して説明する。
【００１６】まず、サーミスタ薄板２１の両面の全面に
導電体層２２、２３を形成する。この導電体層２２の上
に膜状の絶縁体層２４を形成し、導電体層２３の上に絶
縁体層２５を形成する。なお、絶縁体層２４、２５は同
一方向に延びている。絶縁体層２４同士の間及び絶縁体
層２５同士の間には、それぞれ所定の間隔があいてい
る。
導電体層２２、２３を形成する。この導電体層２２の上
に膜状の絶縁体層２４を形成し、導電体層２３の上に絶
縁体層２５を形成する。なお、絶縁体層２４、２５は同
一方向に延びている。絶縁体層２４同士の間及び絶縁体
層２５同士の間には、それぞれ所定の間隔があいてい
る。
【００１７】絶縁体層２４，２４同士の間の導電体層２
２上に帯状の導電体層２６を形成すると共に、絶縁体層
２４の上にのみ帯状の導電体層２７を形成する。また、
導電体層２３の露出面から絶縁体層２５，２５の上面に
かけて、帯状の導電体層２８を形成する。導電体層２
６、２７の間には所定の間隔があいている。また、導電
体層２８同士の間にも所定の間隔があいている。
２上に帯状の導電体層２６を形成すると共に、絶縁体層
２４の上にのみ帯状の導電体層２７を形成する。また、
導電体層２３の露出面から絶縁体層２５，２５の上面に
かけて、帯状の導電体層２８を形成する。導電体層２
６、２７の間には所定の間隔があいている。また、導電
体層２８同士の間にも所定の間隔があいている。
【００１８】導電体層２６、２７にまたがるように帯状
の抵抗体層２９を形成すると共に、導電体層２８，２８
にまたがるように帯状の抵抗体層３０を形成する。抵抗
体層２９、導電体層２６及び絶縁体層２４を覆い、導電
体層２７については大部分が露出するように絶縁体層３
１（図示略）を帯状に形成する。また、抵抗体層３０を
覆い、導電体層２８の大部分は露出するように絶縁体層
３２（図示略）を形成する。
の抵抗体層２９を形成すると共に、導電体層２８，２８
にまたがるように帯状の抵抗体層３０を形成する。抵抗
体層２９、導電体層２６及び絶縁体層２４を覆い、導電
体層２７については大部分が露出するように絶縁体層３
１（図示略）を帯状に形成する。また、抵抗体層３０を
覆い、導電体層２８の大部分は露出するように絶縁体層
３２（図示略）を形成する。
【００１９】次いで、これらの帯状の層の長手方向と直
交方向にサーミスタ薄板２１を切断し、短冊状の素体を
形成する。
交方向にサーミスタ薄板２１を切断し、短冊状の素体を
形成する。
【００２０】次に、この短冊状の素体の切り出した側面
に絶縁体層を形成した後、短冊状素体をその長手方向と
直交方向に２点鎖線Ｘで示すように導電体層２７の抵抗
体層２９と反対側の端縁（図の左端縁。この端縁は、絶
縁体層２５の端縁と同位置にある。）に沿って切断して
チップとする。なお、図２（ｂ）の２点鎖線Ｘはこのと
きの切断予定線を示す。このチップの両端面に絶縁性樹
脂層を塗着して絶縁体層１５，１６を形成した後、端子
電極１７，１８を形成することにより、複合素子が得ら
れる。
に絶縁体層を形成した後、短冊状素体をその長手方向と
直交方向に２点鎖線Ｘで示すように導電体層２７の抵抗
体層２９と反対側の端縁（図の左端縁。この端縁は、絶
縁体層２５の端縁と同位置にある。）に沿って切断して
チップとする。なお、図２（ｂ）の２点鎖線Ｘはこのと
きの切断予定線を示す。このチップの両端面に絶縁性樹
脂層を塗着して絶縁体層１５，１６を形成した後、端子
電極１７，１８を形成することにより、複合素子が得ら
れる。
【００２１】なお、特に本発明を限定するものではない
が、サーミスタ材料としてはＭｎ−Ｃｏ−Ｃｕ系、Ｍｎ
−Ｃｏ−Ｆｅ系のものなどを用いることができる。
が、サーミスタ材料としてはＭｎ−Ｃｏ−Ｃｕ系、Ｍｎ
−Ｃｏ−Ｆｅ系のものなどを用いることができる。
【００２２】絶縁体層２４、２５、３１及び３２（図示
略）は、例えばガラスペーストをスクリーン印刷等によ
り印刷し、乾燥後焼き付けることにより形成される。な
お、絶縁体層３１及び３２は後にそれぞれ絶縁体層９及
び１４を構成する。
略）は、例えばガラスペーストをスクリーン印刷等によ
り印刷し、乾燥後焼き付けることにより形成される。な
お、絶縁体層３１及び３２は後にそれぞれ絶縁体層９及
び１４を構成する。
【００２３】導電体層２２、２３、２６、２７、２８
は、例えば導電性電極ペーストをスクリーン印刷等によ
り印刷し、乾燥後焼き付けることにより形成される。な
お、導電体層、抵抗体層及び誘電体層の焼き付けを一緒
に行うようにしても良い。
は、例えば導電性電極ペーストをスクリーン印刷等によ
り印刷し、乾燥後焼き付けることにより形成される。な
お、導電体層、抵抗体層及び誘電体層の焼き付けを一緒
に行うようにしても良い。
【００２４】抵抗体層２９、３０は、ＲｕＯ2 系等の抵
抗体ペーストをスクリーン印刷等により印刷し、乾燥後
焼き付けることにより形成される。
抗体ペーストをスクリーン印刷等により印刷し、乾燥後
焼き付けることにより形成される。
【００２５】端子電極１７，１８はＡｇ等の導電性下地
電極とめっき層（Ｎｉめっきとはんだめっき）とで形成
される。
電極とめっき層（Ｎｉめっきとはんだめっき）とで形成
される。
【００２６】なお、絶縁体層は、一液性エポキシ配合樹
脂等の絶縁性樹脂材料を塗付することによっても形成で
きる。この絶縁性樹脂材料を用いて絶縁体層を形成した
場合、端子電極１７、１８は導電性樹脂材料を用いて形
成される。この場合、端子電極は、樹脂系下地電極とめ
っき層（Ｎｉめっきとはんだめっき）とで形成するのが
好ましい。
脂等の絶縁性樹脂材料を塗付することによっても形成で
きる。この絶縁性樹脂材料を用いて絶縁体層を形成した
場合、端子電極１７、１８は導電性樹脂材料を用いて形
成される。この場合、端子電極は、樹脂系下地電極とめ
っき層（Ｎｉめっきとはんだめっき）とで形成するのが
好ましい。
【００２７】このような本発明の複合素子では、サーミ
スタ素体のサーミスタ材料組成、素体形状及び電極面
積、抵抗体層の抵抗体材料組成及び電極間距離等を適宜
調整することにより、所望の抵抗−温度特性を実現でき
る。
スタ素体のサーミスタ材料組成、素体形状及び電極面
積、抵抗体層の抵抗体材料組成及び電極間距離等を適宜
調整することにより、所望の抵抗−温度特性を実現でき
る。
【００２８】
【実施例】以下、実施例について説明する。
【００２９】（１）３０×５０×０．６ｍｍの寸法の薄
板状サーミスタ（Ｍｎ−Ｃｏ−Ｆｅ系焼結体）２１を用
意し、その薄板状素体の両面に市販の導電性電極ペース
ト（Ａｇ）を素体全面にスクリーン印刷法により印刷
し、乾燥後（１５０℃、１５分）、８５０℃×１５分で
焼き付け、導電体層２２、２３を形成した。
板状サーミスタ（Ｍｎ−Ｃｏ−Ｆｅ系焼結体）２１を用
意し、その薄板状素体の両面に市販の導電性電極ペース
ト（Ａｇ）を素体全面にスクリーン印刷法により印刷
し、乾燥後（１５０℃、１５分）、８５０℃×１５分で
焼き付け、導電体層２２、２３を形成した。
【００３０】（２）この導電体層を形成した薄板状素体
の両面に所定の帯状パターンとなるように、市販のガラ
スペースト（絶縁性）をスクリーン印刷法により印刷
し、乾燥後（１５０℃、１５分）、８５０℃×１５分で
焼き付け、絶縁体層２４、２５を形成した。なお、絶縁
体層２４の帯状ガラスの幅：１．５２ｍｍ、帯状ガラス
の間隔：０．１０ｍｍとした。また、絶縁体層２５の帯
状ガラスの幅：１．５２ｍｍ、帯状ガラスの間隔：０．
１０ｍｍとした。
の両面に所定の帯状パターンとなるように、市販のガラ
スペースト（絶縁性）をスクリーン印刷法により印刷
し、乾燥後（１５０℃、１５分）、８５０℃×１５分で
焼き付け、絶縁体層２４、２５を形成した。なお、絶縁
体層２４の帯状ガラスの幅：１．５２ｍｍ、帯状ガラス
の間隔：０．１０ｍｍとした。また、絶縁体層２５の帯
状ガラスの幅：１．５２ｍｍ、帯状ガラスの間隔：０．
１０ｍｍとした。
【００３１】（３）この絶縁体層２４、２５を形成した
薄板状素体の両面に導電性電極ペースト（Ａｇ）をスク
リーン印刷法により所定のパターンとなるように印刷
し、乾燥させ（１５０℃、１５分）、帯状の導電体層２
６、２７及び導電体層２８を形成した。導電体層２６の
幅は０．３０ｍｍ、導電体層２７の幅は０．５０ｍｍ、
導電体層２６と２７との間隔は、抵抗体層形成部分で
０．５０ｍｍとした。また、導電体層２８の幅は０．５
６ｍｍ、導電体層２８同士の間隔は０．５０ｍｍとし
た。
薄板状素体の両面に導電性電極ペースト（Ａｇ）をスク
リーン印刷法により所定のパターンとなるように印刷
し、乾燥させ（１５０℃、１５分）、帯状の導電体層２
６、２７及び導電体層２８を形成した。導電体層２６の
幅は０．３０ｍｍ、導電体層２７の幅は０．５０ｍｍ、
導電体層２６と２７との間隔は、抵抗体層形成部分で
０．５０ｍｍとした。また、導電体層２８の幅は０．５
６ｍｍ、導電体層２８同士の間隔は０．５０ｍｍとし
た。
【００３２】（４）次に、薄板状素体の一方の面に、抵
抗体ペーストをスクリーン印刷法により所定のパターン
となるように印刷し、乾燥後（１５０℃、１５分）、８
５０℃×１５分で焼き付け、幅０．８０ｍｍの帯状の抵
抗体層２９及び幅０．８０ｍｍの帯状の抵抗体層３０を
形成した。なお、抵抗材料は酸化ルテニウム（Ｒｕ
Ｏ2）系の材料を用いた。
抗体ペーストをスクリーン印刷法により所定のパターン
となるように印刷し、乾燥後（１５０℃、１５分）、８
５０℃×１５分で焼き付け、幅０．８０ｍｍの帯状の抵
抗体層２９及び幅０．８０ｍｍの帯状の抵抗体層３０を
形成した。なお、抵抗材料は酸化ルテニウム（Ｒｕ
Ｏ2）系の材料を用いた。
【００３３】（５）さらに、この薄板状素体の両面にガ
ラスペーストをスクリーン印刷法により所定のパターン
となるように印刷し、乾燥後（１５０℃、１５分）、８
５０℃×１５分で焼き付け、絶縁体層３１，３２（図示
略）を形成した。
ラスペーストをスクリーン印刷法により所定のパターン
となるように印刷し、乾燥後（１５０℃、１５分）、８
５０℃×１５分で焼き付け、絶縁体層３１，３２（図示
略）を形成した。
【００３４】（６）この薄板状素体を、ダイシングマシ
ーンを用いて、幅０．７２ｍｍの短冊状素体に切断し
た。
ーンを用いて、幅０．７２ｍｍの短冊状素体に切断し
た。
【００３５】（７）この短冊状素体の２面（切断面）に
市販のガラスペーストをスクリーン印刷法により印刷
し、乾燥後（１５０℃、１５分）、８５０℃×１５分で
焼き付け、絶縁体層を形成した。
市販のガラスペーストをスクリーン印刷法により印刷
し、乾燥後（１５０℃、１５分）、８５０℃×１５分で
焼き付け、絶縁体層を形成した。
【００３６】（８）この短冊状素体をダイシングマシー
ンを用いて図２（ｂ）のＸに示す位置で幅１．５２ｍｍ
のチップ状素体に切断した。
ンを用いて図２（ｂ）のＸに示す位置で幅１．５２ｍｍ
のチップ状素体に切断した。
【００３７】（９）このチップ状素体の両端に、絶縁性
樹脂をディプ法により付着させ、乾燥後（１２０℃、１
５分）、１５０℃×３０分で熱硬化させ、絶縁体層１
５、１６を形成した。絶縁性樹脂は一液性エポキシ配合
樹脂を用いた。
樹脂をディプ法により付着させ、乾燥後（１２０℃、１
５分）、１５０℃×３０分で熱硬化させ、絶縁体層１
５、１６を形成した。絶縁性樹脂は一液性エポキシ配合
樹脂を用いた。
【００３８】（１０）このチップ状素体の両端に、市販
の樹脂系フィラーのＡｇ電極をディップ法で付着させ、
乾燥後（１５０℃、１５分）、１５０℃×１時間で熱硬
化させ、その上に電解バレルメッキ法により、Ｎｉめっ
き、はんだめっきし、端子電極１７、１８を形成した。
Ｎｉめっき厚さは約４μｍ、はんだめっき厚さは約５μ
ｍである。これにより、図２（ａ）の等価回路の複合素
子が得られた。
の樹脂系フィラーのＡｇ電極をディップ法で付着させ、
乾燥後（１５０℃、１５分）、１５０℃×１時間で熱硬
化させ、その上に電解バレルメッキ法により、Ｎｉめっ
き、はんだめっきし、端子電極１７、１８を形成した。
Ｎｉめっき厚さは約４μｍ、はんだめっき厚さは約５μ
ｍである。これにより、図２（ａ）の等価回路の複合素
子が得られた。
【００３９】この複合素子は、
サーミスタＴｈ：６８ｋΩ（３６５０Ｋ）
抵抗Ｒ1：２２ｋΩ
抵抗Ｒ2：１８ｋΩ
であり、図３に示す抵抗−温度（Ｒ−Ｔ）特性（リニア
な抵抗−温度特性）を示した。
な抵抗−温度特性）を示した。
【００４０】
【発明の効果】以上詳述した通り、本発明によれば、サ
ーミスタ素体の一方の側面に、絶縁体層、導電体層、抵
抗体層を所定のパターンに形成し、他方の側面に絶縁体
層、導電体層、抵抗体層を所定のパターンに形成するこ
とにより、サーミスタと抵抗を直列に接続し、更に、こ
のサーミスタと抵抗に対して抵抗を並列に接続した回路
と等価な複合素子であって、所望の抵抗−温度特性（リ
ニアな抵抗−温度特性）を有する複合素子を提供するこ
とができる。
ーミスタ素体の一方の側面に、絶縁体層、導電体層、抵
抗体層を所定のパターンに形成し、他方の側面に絶縁体
層、導電体層、抵抗体層を所定のパターンに形成するこ
とにより、サーミスタと抵抗を直列に接続し、更に、こ
のサーミスタと抵抗に対して抵抗を並列に接続した回路
と等価な複合素子であって、所望の抵抗−温度特性（リ
ニアな抵抗−温度特性）を有する複合素子を提供するこ
とができる。
【００４１】この複合素子によれば、サーミスタと抵抗
を直列に接続し、更に、このサーミスタと抵抗に対して
抵抗を並列に接続した回路と等価な特性を有する複合素
子を単体の素子として実現できるため、例えば、サーミ
スタ、抵抗から構成される温度補償回路等、各種回路の
小型化が可能となる。特に、小型化ニーズの強い液晶等
の温度補償用回路として、本素子は有用である。
を直列に接続し、更に、このサーミスタと抵抗に対して
抵抗を並列に接続した回路と等価な特性を有する複合素
子を単体の素子として実現できるため、例えば、サーミ
スタ、抵抗から構成される温度補償回路等、各種回路の
小型化が可能となる。特に、小型化ニーズの強い液晶等
の温度補償用回路として、本素子は有用である。
【図１】実施の形態に係る複合素子の断面図である。
【図２】図２（ａ）は、図１に示す複合素子の等価回路
図、図２（ｂ）は製造途中図である。
図、図２（ｂ）は製造途中図である。
【図３】実施例１で製造された複合素子の抵抗−温度特
性を示すグラフである。
性を示すグラフである。
１ サーミスタ素体
２，３，６，７，１１，１２ 導電体層
４，５，９，１０，１４，１５，１６ 絶縁体層
８，１３ 抵抗体層
１２ 誘電体層
１７，１８ 端子電極
２１ サーミスタ薄板
２２，２３，２６，２７，２８ 導電体層
２４，２５，３１，３２ 絶縁体層
２９，３０ 抵抗体層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 越村 正己
埼玉県秩父郡横瀬町大字横瀬2270番地
三菱マテリアル株式会社 電子技術研究
所内
(56)参考文献 特開 平３−54801（ＪＰ，Ａ)
特開 平６−283301（ＪＰ，Ａ)
特開 平８−321406（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01C 13/02
H01C 7/04
Claims (2)
- 【請求項１】 チップ状のサーミスタ素体と、該サーミ
スタ素体の両端面に形成された端子電極と、該サーミス
タ素体の側面に形成された第１の抵抗体層と、該第１の
抵抗体層が形成された該サーミスタ素体の側面とは異な
る側面に形成された第２の抵抗体層とを備えてなり、 一方の端子電極、該第１の抵抗体層、該サーミスタ素体
及び他方の端子電極がこの順に直列接続されることによ
り、抵抗・サーミスタ直列接続が形成されると共に、一
方の端子電極、該第２の抵抗体層及び他方の端子電極が
この順に直列接続されることにより、該抵抗・サーミス
タ直列接続に対して抵抗が並列に接続されていることを
特徴とする複合素子。 - 【請求項２】 請求項１において、 前記サーミスタ素体の一方の端面に絶縁体層１５を介し
て端子電極１７が形成され、他方の端面に絶縁体層１６
を介して端子電極１８が形成され、 該サーミスタ素体１の一側面において、該側面上に導電
体層２が形成され、該導電体層２の上に、所定の間隔を
あけて絶縁体層４、５が形成され、該絶縁体層４、５同
士の間にまたがるようにして絶縁体層４，５間の前記導
電体層２上に導電体層６が形成され、該導電体層６から
離隔して前記絶縁体層４の上に導電体層７が形成され、
該導電体層６、７同士の間にまたがって、前記第１の抵
抗体層８が形成され、該導電体層７の一部のみを露出さ
せると共に、該抵抗体層８、導電体層６及び絶縁体層５
を覆うように絶縁体層９が形成され、該絶縁体層９はサ
ーミスタ素体１の一端から離隔し、他端に達することに
より、該絶縁体層９の一方において前記導電体層７の一
部が該絶縁体層９で覆われておらず、前記端子電極１７
が該導電体層７に直に接するように設けられており、 該サーミスタ素体１の前記一側面と対向する他側面にお
いて、導電体層３が形成され、該導電体層３の上に絶縁
体層１０，導電体層１１，１２、前記第２の抵抗体層１
３及び絶縁体層１４が積層形成されており、該絶縁体層
１０は、サーミスタ素体１の前記一端縁に達している
が、他端縁からは離隔しており、導電体層３は該一端側
において絶縁体層１０によって覆われておらず、該導電
体層１１，１２はそれぞれ、サーミスタ素体１の一端縁
及び他端縁から、互いに所定の間隔 をあけて形成され、
該導電体層１１，１２同士の間にまたがるようにして、
該導電体層１１，１２上に該第２の抵抗体層１３が、そ
の両端がサーミスタ素体１の両端縁からは離隔するよう
に形成され、該絶縁体層１４は、サーミスタ素体１の両
端縁から離隔して、抵抗体層１３上に設けられており、
前記導電体層１１の一端側及び導電体層１２の他端側は
該絶縁体層１４で覆われておらず、 サーミスタ素体１の一端側の絶縁体層１５は導電体層
２、３と端子電極１７とを絶縁し、他端側の絶縁体層１
６は、導電体層２、３と端子電極１８とを絶縁してお
り、該サーミスタ素体１の前記一側面では、該端子電極
１７は導電体層７にのみ導通し、該サーミスタ素体１の
前記他側面では、該端子電極１７は前記導電体層１１に
のみ導通し、該端子電極１８は前記導電体層１２及び導
電体層３にのみ導通していることを特徴とする複合素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10787298A JP3419305B2 (ja) | 1998-04-17 | 1998-04-17 | 複合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10787298A JP3419305B2 (ja) | 1998-04-17 | 1998-04-17 | 複合素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11307319A JPH11307319A (ja) | 1999-11-05 |
| JP3419305B2 true JP3419305B2 (ja) | 2003-06-23 |
Family
ID=14470237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10787298A Expired - Fee Related JP3419305B2 (ja) | 1998-04-17 | 1998-04-17 | 複合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3419305B2 (ja) |
-
1998
- 1998-04-17 JP JP10787298A patent/JP3419305B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11307319A (ja) | 1999-11-05 |
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