KR19990044154A - 저 저항칩 저항기 - Google Patents

Abstract

본 발명의 목적은, 온도계수 및 저항치편차가 작은 후막저항체를 이용한 저 저항칩 저항기를 제공하는 것에 있다.

저 저항페이스트를 절연성기판(2)의 표면의 일단 또는 일단근처에서부터 타단 또는 타단근처까지 도포하여 페이스트층을 형성하고, 이 페이스트층을 소성하여 저 저항치의 저항체(3)를 형성한다. 저 저항페이스트로써는, Ag과 Pd을 함유하고, (Pd의 중량)/(Pd의 중량 + Ag의 중량)의 비가 10∼20%인 금속 글레이즈 페이스트를 이용한다. 저항체(3)의 위에는 저항체(3)의 양단부에 납땜용 전극(4,4)을 접속하는 것에 필요한 작은 폭치수를 갖는 한 쌍의 접속전극부(3a)를 남기도록 절연재료로 이루어진 오버코트층(5)을 형성한다.

Description

저 저항칩 저항기

종래, 리튬이온전지 등의 이차전지의 충·방전전류를 측정하거나, IC의 단자 접속실수 시에 전류를 제한하는 전류한계용의 저항기로 이용할 수 있는 저 저항(100mΩ 이하)의 저항기로써는, 저항체를 얇은 막으로 형성한 박막저항기나, 선조(線條)도체를 코일형으로 감은 권선저항기나, 판형 저항기 등이 이용되고 있다. 이들 저 저항 저항기는, 1개당 20∼40엔이다. 세라믹기판의 표면에 저 저항 페이스트를 도포하여 저항 페이스트층을 형성하고, 이 저항 페이스트층을 소성(燒成)하여 저항체를 만드는 일반적인 후막저항체(厚膜抵抗體)를 구비한 칩 저항기에 의해 이런 저 저항의 저항기를 제조할 수 있으면, 이런 저 저항의 저항기의 가격을 20엔 이하로 만드는 것이 가능하다.

그렇지만 후막저항체는, 온도계수(TCR)나 저항치편차(To)가 크고, 저항치가 작아질수록, 저항치의 정밀도가 나쁘게 된다. 그렇기 때문에 종래의 칩 저항기의 구성에서는, 실용적으로 제공하는 것이 가능한 저 저항의 저항기를 얻는 것이 불가능했다. 여기서 온도계수(TCR)는 ΔR/ΔT=저항변화/온도변화로 정의되고, 저항치편차(To)는 오차저항치/목표저항치로 정의되었다.

본 발명의 목적은, 온도계수 및 저항치편차가 작은 후막저항체를 이용한 저 저항칩 저항기를 제공하는 것이다.

본 발명은, 저항치가 낮은 저 저항칩 저항기에 관한 것이다.

도 1은, 본 발명의 저 저항칩 저항기의 한 실시예를 일부 파단하여 나타낸 개략적인 사시도.

도 2는, 도 1의 저 저항칩 저항기를 회로기판상의 납땜용 전극으로 납땜 접속한 상태의 단면도.

도 3은, 납땜전극의 구조의 한 예를 나타내는 확대단면도.

도 4는, 본 발명의 다른 실시예의 저 저항칩 저항기를 기판의 이면을 위로 향하게 한 상태로 나타낸 개략적인 사시도.

도 5는, 도 4의 저 저항칩 저항기를 회로기판 상에 납땜한 상태를 나타내는 도면.

도 6은, 도 4의 저 저항칩 저항기의 전류 및 전압을 측정하는 경우의 회로를 나타내는 도면.

도 7은, 본 발명의 또 다른 실시예의 저 저항칩 저항기를 기판의 이면을 위로 향하게 한 상태로 나타낸 개략적인 사시도.

본 발명은, 절연성기판의 표면에 저항체가 형성되고, 절연성기판의 양단부에 저항체에 의해 전기적으로 접속된 한 쌍의 납땜용 전극이 형성되어 있는 저 저항칩 저항기를 개량할 대상으로 한다. 여기서 절연성기판은, 일반적으로 세라믹기판이 이용될 수 있다. 본 발명에서는, 저 저항 페이스트를 절연성기판의 표면의 일단 또는 일단 근처로부터 타단 또는 타단 근처까지 도포하여 페이스트층을 형성하고, 이 페이스트층을 소성하여 저 저항치의 저항체(저 저항체)를 형성한다. 이런 저 저항 페이스트로써는, Ag와 Pd를 함유하고, (Pd의 중량)/(Pd의 중량 + Ag의 중량)의 비가 10∼20%인 금속 글레이즈 페이스트(유리바인더에 Ag분말과 Pd분말이 첨가된 전도성 페이스트)를 이용하는 것이 적당하다. Ag와 Pd는 그 배합비율을 변화시키는 것에 따라, 임의의 낮은 저항치를 얻는 것이 가능하다. 게다가 전술한 Ag과 Pd의 비율의 범위에 있어서는, 저항치의 온도계수와 저항치편차를 작게 하는 것이 가능하다. 덧붙여 말하면 (Pd의 중량)/(Pd의 중량 + Ag의 중량)의 비가 10%∼20%의 범위에 있어서, 100mΩ∼5mΩ의 저항치를 얻는 것이 가능하고, ±100ppm∼±800ppm/℃의 온도계수를 얻는 것이 가능하고, 저항치편차는 JIS의 J급(5%급)으로 하는 것이 가능하다. 또 Ag의 첨가량과 저항치는 역비례의 관계에 있다.

특히, 금속 글레이즈 페이스트에 포함된 Pd 및 Ag의 분말은, 평균 입자지름이 5㎛ 이하의 구형 분말인 것이 적당하다. 이런 분말을 이용하면, 온도계수 및 저항치편차를 보다 작게 하는 것이 가능하다.

또 이 종류의 금속 글레이즈 페이스트에, 필요에 따라 Mn, Bi, Ti, Nb 등의 온도계수 조정제가 포함되어 있어도 좋은 것은 물론이다.

저항체의 위에는 저항체의 양단부에 납땜용 전극을 접속하는 것에 필요한, 작은 폭치수를 가진 한 쌍의 접속전극부를 남기도록 절연재료로 이루어진 오버코트층을 형성한다. 이 절연재료로써는, 유리 또는 에폭시수지 등의 합성수지를 이용하는 것이 가능하다. 그리고 한 쌍의 납땜용 전극을, 각각 저항체에 대응하는 접속전극부에 전기적으로 접속되도록 형성한다. 오버코트층의 길이(절연기판이 긴 쪽의 방향으로 펴지는 길이)는 가능하면 길게 하는 것이 적당하다. 이것은 오버코트층에 의해 덮이지 않는 저항체 단부의 위에는, 납땜용 전극이 형성되는 것에 의해, 납땜용 전극의 절연기판이 표면상을 펴지는 길이(절연기판이 긴 쪽의 방향으로 펴지는 길이)가 길어질수록, 납땜용 전극의 저항치가 커진다. 저항체의 저항치가 낮아지면 낮아질수록, 이 납땜용 전극의 저항치의 값이 칩 저항기의 저항치에 주는 영향은 커진다. 납땜용 전극의 구조에도 영향을 받지만, 납땜용 전극의 절연기판이 표면상을 펴지는 길이가 길어지면, 저항체의 저항치보다도 납땜용 전극의 저항치 쪽이 커져버리는 사태도 발생한다. 그래서 전술한 대로, 오버코트층은 납땜용 전극을 접속하는데 필요한 작은 폭치수를 갖는 한 쌍의 접속전극부를 남기도록 형성하는 것이다. 덧붙여 말하면 저 저항체의 저항치가 100mΩ 이하의 경우에는, 저항체의 양단부에 0.3mm 이하의 폭치수를 갖는 한 쌍의 접속전극부를 남기도록 오버코트층을 형성한다. 저항체의 저항치가 10∼50mΩ인 경우에는, 더욱 엄밀하게 생각하여, 저항체의 양단부에 0.1mm∼0.2mm의 폭치수를 갖는 한 쌍의 접속전극부를 남기도록 오버코트층을 형성한다. 이 정도 폭치수의 접속전극부이면, 납땜용 전극의 저항치가 저 저항칩 저항기의 저항치에 주는 영향을 작게 할 수가 있다.

여기에서 납땜용 전극의 구성은 임의 대로이다. 일반적인 칩 저항기로 널리 이용되는 납땜용 전극을 이용해도 좋다. 예를 들면 절연성기판 이면의 단부에 금속 글레이즈 페이스트에 의해 형성된 이면전극부와, 이 이면전극부와 접속전극부에 걸쳐 금속 글레이즈 페이스트 또는 전도성수지 페이스트(열경화성합성수지 바인더에 Ag분말 등의 전도성분말이 첨가된 페이스트)에 의해 형성된 단면전극부, 단면전극부 및 해당 단면전극부에 의해 덮여 있지 않은 이면전극부 및 상기한 전기접속부를 덮는 Ni도금층, 이 Ni도금층을 덮는 땜납도금층으로 이루어지는 납땜용 전극을 이용할 수 있다. 이 구조의 납땜용 전극은, 납땜성이 우수하고, 또한 납땜용 전극의 저항치가 너무 커지지 않기 때문에, 저 저항칩 저항기에는 적당하다.

또한 1개의 이면전극부를, 서로 떨어져 형성된 2개의 분할이면전극부에 의해 구성해도 좋다. 이렇게 하면 2개의 분할이면전극부를 전류측정용 전극과 전압측정용 전극으로 나누어 이용할 수 있다. 또한 이 경우에, 단면전극부도, 서로 떨어져 형성되어 2개의 분할이면전극부를 접속전극부에 접속하는 2개의 분할단면전극부에 의해 구성되어도 좋다.

도 1은, 본 발명의 저 저항칩 저항기(1)의 한 실시예를 일부 파단하여 나타낸 개략적인 사시도이고, 도 2는 도 1의 저 저항칩 저항기(1)를 회로기판(6)상의 납땜전극에 땜납(7)에 의해 납땜 접속한 상태의 단면도이다. 이들 도면에 있어서, 2는 세라믹(ceramics)기판으로 이루어지는 절연성기판이다. 이 절연성기판(2)의 표면(2a) 상에는, 1Ω이하, 구체적으로는 100mΩ의 저항체(3)가 형성되어있다. 이 저항체(3)는, 평균 입자지름이 5㎛ 이하의 구형 분말인 Ag분말과 Pd분말을 주성분으로 하여, 특히 온도계수 조정제를 포함하지 않은 금속 글레이즈 페이스트(유리바인더에 Ag분말과 Pd분말이 첨가된 저 저항 페이스트)를 절연성기판(2)의 표면(2a)의 일단(2b) 또는 이 일단(2b) 근처로부터, 타단(2c) 또는 타단(2c) 근처까지 도포하여 형성한 페이스트층을 소성하여 형성되어 있다. 이 금속 글레이즈 페이스트는, (Pd의 중량)/(Pd의 중량 + Ag의 중량)의 비율(중량비율)이 10∼20%의 범위에 들어가는 것이다. 이 범위에 들어가는 금속 글레이즈 페이스트를 이용하면, 100mΩ 이하의 대개 임의의 저항치를 얻을 수 있고, 더구나 저항치의 온도계수와 저항치편차를 작게 하는 것이 가능하다. 본 실시예에서는, 100mΩ의 저항치를 얻기 위해서, 이 중량비가 10%인 금속 글레이즈 페이스트를 이용하였다. 소성온도, 저항체(3)의 막두께 등의 제조조건을 적당히 선택하면, 이 페이스트를 이용하여 저항치편차(To)가 ±1%이고, 온도계수(TCR)가 ±100ppm/℃의 저항체를 얻을 수 있다.

또한 저항체(3) 상에는 저항체(3)의 양단부에 한 쌍의 납땜용 전극(4, 4)을 접속하는 것에 필요한 작은 폭치수를 갖는 한 쌍의 접속전극부(3a, 3a)를 남기도록 절연재료로 이루어지는 오버코트층(5)이 형성되어 있다. 오버코트층(5)은, 유리 또는 에폭시수지 등의 합성 수지를 이용하여 형성되어 있다. 이 예에서는, 유리에 의해 오버코트층(5)이 형성되어 있다. 이 예와 같이 저항체(3)의 저항치가 100mΩ 이하인 경우에는, 저항체의 양단부에 남기는 한 쌍의 접속전극부(3a, 3a)의 폭치수는, 0.3mm 이하로 한다. 바람직하게는 이 폭치수가, 0.1mm∼0.2mm의 범위에 들어가도록 오버코트층을 형성한다. 이 정도의 폭치수의 접속전극부(3a, 3a)이면, 납땜용 전극(4, 4)의 저항치가, 저 저항칩 저항기(1)의 저항치에 주는 영향을 작게 할 수 있다.

납땜용 전극(4, 4)은, 절연성기판(2)의 이면(2d)의 양단부에 금속 글레이즈 페이스트에 의해 형성된 이면전극부(4a, 4a)와, 이 이면전극부(4a, 4a)와 접속전극부(3a, 3a)에 걸쳐 금속 글레이즈 페이스트 또는 전도성수지 페이스트에 의해 형성된 단면전극부(4b, 4b)를 갖추고있다. 도 2에는 표시하고 있지 않지만, 일반적으로는 도 3에 확대하여 자세히 도시한 것과 같이, 단면전극부(4b, 4b)와 해당 단면전극부에 의해 덮여져 있지 않는 이면전극부(4a, 4a) 및 접속전극부(3a, 3a)의 부분을, Ni도금층(4c)과 땜납도금층(4d)에 의해 덮는 것이 적당하다. 이면전극부(4a, 4a)는, Ag과 Pd를 함유하고, (Pd의 중량/(Pd의 중량 + Ag의 중량)의 비가 5%정도인 금속 글레이즈 페이스트를 이용하여 형성되어 있다. 또한 단면전극부(4b, 4b)는, Ag을 포함하는 금속 글레이즈 페이스트나, 크실렌 또는 엑폭시페놀수지에 Ag를 첨가한 Ag-수지계의 전도성 페이스트를 이용하여 형성되어 있다.

이하 상기한 실시예의 저 저항칩 저항기의 제조방법에 대하여 설명한다. 우선 양면 또는 한쪽의 면에 격자모양의 분할홈이 형성된 대형 세라믹기판을 준비한다. 이 대형 세라믹기판의 1개의 격자로 둘러싸이는 부분이, 1개의 칩 저항기의 기판으로서 이용된다. 이 대형의 세라믹기판의 이면상에, 각 격자에 대응하여(분할 후에 개개의 기판(2)이 되는 부분에 대응하여) 이면전극부(4a, 4a)를 형성하기 위한 페이스트층을, Ag-Pd의 금속 글레이즈 페이스트를 이용하여 인쇄 형성한다. 그리고 이 페이스트층을, 850∼900℃의 온도로 소성하여 이면전극부(4a, 4a)를 형성한다. 다음으로, 대형 세라믹기판의 표면에, 각 격자에 대응하여(분할 후에 개개의 기판(2)이 되는 부분에 대응하여), 저항체(3)를 형성하기 위한 페이스트층을, 상기한 Ag­Pd 금속 글레이즈 페이스트를 이용하여 형성한다. 이 페이스트층은, 분할 후에 개개의 기판(2)이 되는 부분의 일단으로부터 타단까지 연속되도록 형성한다. 일례로 늘어선 개개의 기판(2)에 연속하여 전술한 페이스트를 도포하여도 좋다. 그리고 이 페이스트층을 평균 850℃의 온도로 소성하여 저항체(3)를 형성한다.

다음으로 대형 세라믹기판의 각 저항체(3)의 위에, 각 저항체(3)의 양단에 각각 접속전극부(3a, 3a)를 남기도록 오버코트층(5)을 형성하기 위한 절연재료페이스트를 도포하여 페이스트층을 형성한다. 오버코트층(5)을 유리코트에 의해 형성하는 경우에는, 평균 600∼650℃의 온도로 소성한다. 또 오버코트층(5)을 수지코트에 의해 형성하는 경우에는, 200℃∼250℃의 온도로 소성한다.

다음으로, 폭방향으로 복수의 저항체의 각 접속전극부(3a, 3a)가 각각 위치하도록 대형 세라믹기판을 직사각형의 복수의 기판으로 분할한다. 그리고 직사각형의 복수의 기판의 폭방향의 단부에, 각 접속전극부(3a, 3a)와 이면전극부(4a, 4a)에 걸치도록, 단면전극부(4b)를 형성하는 전도성 페이스트를 도포하여 페이스트층을 형성한다. 이 전도성 페이스트로 Ag을 함유하는 금속 글레이즈 페이스트를 이용하는 경우에는, 평균 650℃의 온도로 소성한다. 또한 이 전도성 페이스트로서 Ag수지계의 전도성 페이스트를 이용하는 경우에는, 평균 200℃의 온도로 소성한다.

다음으로, 단면전극부(4b, 4b)와 해당 단면전극부에 의해 덮어져 있지 않은 이면전극부(4a, 4a) 및 접속전극부(3a, 3a)를 덮도록, Ni도금층(4c)을 형성하고, 그 후 Ni도금층의 위에 땜납도금층(4d)을 형성한다. 저항체(3)의 저항치가 낮기 때문에, 노출된 접속전극부(3a, 3a)는 Ni도금층(4c)과 땜납도금층(4d)에 의해 완전히 덮인다. 그리고 마지막으로 직사각형의 기판을 개개의 기판(2)으로 분할한다.

상기한 실시예의 저항칩 저항기에 의하면, 일반적인 칩 저항기와 같이, 기판의 표면에 저항치가 큰 전극이 형성되는 일이 없고, 또한 저항체(3)가 단면전극부(4b)에 직접 접속되기 때문에, 온도특성이 좋다. 또한 오버코트층(5)이 기판(2)의 단면 근처까지 퍼져있기 때문에, 땜납의 부착량이 감소하고, 땜납의 부착량에 의한 저항치의 격차가 적어진다.

특히, 저항체(3)의 저항치가 50mΩ 이하(Ag와 Pd를 주성분으로 하는 금속 글레이즈 페이스트에 의해 저항체를 형성하는 경우에는 10∼50mΩ)에서는, 저항치가 지나치게 작아 저항치의 트리밍(trimming)을 하는 것이 불가능하다. 그러나 본 발명의 구조를 이용하면, 저항치의 편차가 적어지기 때문에, 이런 저항치가 낮은 저 저항칩 저항기를 제조하는 경우 원료에 대한 제품 비율이 대폭 향상된다.

도 4는 본 발명의 다른 실시예의 저 저항칩 저항기(11)를 기판(12)의 이면(12d)을 위로 향한 상태로 나타낸 개략적인 사시도이다. 도 1 및 도 2에 나타낸 실시예와 본 실시예가 다른 것은, 이면전극부(14a, 14a)가 각각 서로 떨어져 형성된 2개의 분할이면전극부(14a₁, 14a₁)에 의해 구성되어 있는 점이다. 그 밖의 점은 도 1의 실시예와 같기 때문에, 같은 부분에는, 도 1에 표시한 부호에 10을 더한 수의 부호를 붙이고 설명을 생략한다. 또 2개의 분할이면전극부(14a₁, 14a₁)도, Ni도금층 및 땜납도금층에 의해 덮는 것이 적당하다. 이 칩 저항기(11)를 이용하는 경우에는, 도 5에 나타나듯이, 회로기판(16)의 위에 동박(銅箔)회로 패턴(18, 18)을 형성하고, 이들 회로패턴(18)의 전극부에 칩 저항기(11)의 이면전극부(14a, 14a)를 각각 땜납(17)에 의해 납땜 접속한다. 그리고 도 6에 표시하듯이 한 쌍의 분할이면전극부(14a₁, 14a₁) 사이에서 전류(I)를 측정하고, 또한 별도의 한 쌍의 분할이면전극부(14a₁, 14a₁) 사이에서 전압(V)을 측정한다.

도 4의 실시예에서는, 이면전극부(14a)를 2개로 분할했지만, 도 7에 표시하듯이 단면전극부도, 서로 떨어져 형성되어 2개의 분할전극부(14a₁, 14a₁)를 접속전극부에 접속하는 2개의 분할단면전극부(14b₁, 14b₁)에 의해 구성해도 된다.

본 발명에 의하면, 저 저항 페이스트를 절연성기판 표면의 일단 또는 일단 근처로부터, 타단 또는 타단 근처까지 도포하여 페이스트층을 형성하고, 이 페이스트층을 소성하여 저 저항치의 저항체(저 저항체)를 형성하는 것에 의해, 후막저항체(厚膜抵抗體)를 이용하여 온도계수 및 저항치편차가 작은 저 저항칩 저항기를 저가로 얻을 수 있다.

Claims (8)

1. 절연성기판(2)의 표면(2a)에 저항체(3)가 형성되어, 상기한 절연성기판의 양단부에 상기한 저항체에 전기적으로 접속된 한 쌍의 납땜용 전극(4, 4)이 형성되어 있는 저 저항칩 저항기(1)로서,

   상기한 저항체(3)는 저 저항 페이스트가 상기한 표면(2a)의 일단 또는 일단 근처로부터, 타단 또는 타단 근처까지 도포 되어 형성된 페이스트층이 소성되어 형성되고,

   상기한 저항체(3)의 위에는 상기한 저항체(3)의 양단부에 상기한 납땜용 전극(4, 4)을 접속하는 것에 필요한 작은 폭치수를 갖는 한 쌍의 접속전극부(3a, 3a)를 남기도록 절연재료로 이루어진 오버코트층(5)이 형성되고,

   상기한 한 쌍의 납땜용 전극(4, 4)은, 각각 상기한 저항체(3)가 대응하는 상기한 접속전극부(3a, 3a)에 전기적으로 접속되도록 형성되어 있는 것을 특징으로 하는 저 저항칩 저항기.
2. 세라믹제 절연성기판(2)의 표면(2a)에 저항체(3)가 형성되고, 상기한 절연성기판(2)의 양단부에 상기한 저항체(3)에 전기적으로 접속된 한 쌍의 납땜용 전극(4, 4)이 형성되어있는 저 저항칩 저항기이고,

   상기한 저항체(3)는 Ag과 Pd를 주성분으로 하는 금속 글레이즈 페이스트가 상기한 표면(2a)의 일단 또는 일단 근처로부터 타단 또는 타단 근처까지 도포 되어 형성된 페이스트층이 소성되어 형성된 100mΩ 이하의 저 저항체로 이루어지고,

   상기한 저항체(3)의 위에는 상기한 저항체(3)의 양단부에 0.3mm 이하의 폭치수를 갖는 한 쌍의 접속전극부(3a, 3a)를 남기도록 유리 또는 합성수지로 이루어지는 오버코트층(5)이 형성되고,

   상기한 납땜용 전극은, 적어도 상기한 저항체(3)의 상기한 접속전극부(3a, 3a)와 상기한 절연성기판(2)의 단면을 각각 덮도록 형성되어 있는 것을 특징으로 하는 저 저항칩 저항기.
3. 제2항에 있어서, 상기한 금속 글레이즈 페이스트는, (Pd의 중량)/(Pd의 중량 + Ag의 중량)의 비가 10∼20%인 것을 특징으로 하는 저 저항칩 저항기.
4. 제2항 또는 제3항에 있어서, 상기한 금속 글레이즈 페이스트에 함유된 상기한 Pd 및 Ag의 분말은, 평균 입자지름이 5㎛ 이하의 구형 분말인 것을 특징으로 하는 저 저항칩 저항기.
5. 제2항에 있어서, 상기한 납땜용 전극(4, 4)은, 상기한 절연성기판(2) 이면(2d)의 단부에 금속 글레이즈 페이스트에 의해 형성된 이면전극부(4a, 4a), 상기한 이면전극부(4a, 4a)와 상기한 접속전극부(3a, 3a)에 걸쳐 금속 글레이즈 페이스트 또는 전도성수지 페이스트에 의해 형성된 단면전극부(4b, 4b), 상기한 단면전극부(4b, 4b) 및 해당 단면전극부에 의해 덮여 있지 않는 상기한 이면전극부(4a, 4a) 및 상기한 접속전극부(3a, 3a)를 덮는 Ni도금층(4c), 상기한 Ni도금층(4c)을 덮는 땜납도금층(4d)으로 이루어지는 것을 특징으로 하는 저 저항칩 저항기.
6. 제2항에 있어서, 상기한 이면전극부는, 서로 떨어져 형성된 두 개의 분할이면전극부에 의해 구성되어 있는 것을 특징으로 하는 저 저항칩 저항기.
7. 제6항에 있어서, 상기한 단면전극부는, 서로 떨어져 형성되어 상기한 2개의 분할이면전극부에 의해 구성되어 있는 것을 특징으로 하는 저 저항칩 저항기.
8. 세라믹제 절연성기판(2)의 표면(2a)에 저항체(3)가 형성되어, 상기한 절연성기판(2)의 양단부에 상기한 저항체(3)에 전기적으로 접속된 한 쌍의 납땜용 전극이 형성되어 있는 저 저항칩 저항기로서,

   상기한 저항체(3)는 Ag과 Pd를 주성분으로 하는 금속 글레이즈 페이스트가 상기한 기판표면(2a)의 일단 또는 일단 근처에서부터 타단 또는 타단 근처까지 도포 되어 형성된 페이스트층이 소성되어 형성된 5∼50mΩ의 저 저항체로 이루어지고,

   상기한 저항체(3)의 위에는 상기한 저항체(3)의 양단부에 0.1mm∼0.2mm의 폭치수를 갖는 한 쌍의 접속전극부(3a, 3a)를 남기도록 유리 또는 합성수지로 이루어지는 오버코트층(5)이 형성되고,

   상기한 납땜용 전극(4, 4)은, 적어도 상기한 저항체(3)의 상기한 접속전극부(3a, 3a)와 상기한 절연성기판(2)의 단면을 각각 덮도록 형성되어 있는 것을 특징으로 하는 저 저항칩 저항기.