JP2000182871A - チップインダクタの製造方法およびチップインダクタ - Google Patents

Abstract

(57)【要約】 【課題】 広範囲の基板材料を採用することができ、端
部電極の取付け強度が高く、加工作業性およびコストに
優れたチップインダクタの提供。 【解決手段】 チップインダクタの製造において、スリ
ット入絶縁基板（１）表面に導電性極薄膜（２）を形成
し、外部電極パターンおよび導体パターン以外の基板表
面全面にレジスト（３）を形成し、前記パターン上に電
解メッキ法により導体層（４）を形成した後に、前記レ
ジスト（３）を剥離すると共にその下部に存在した導電
性極薄膜（２）を除去して形成された外部電極パターン
および導体パターンを設ける。素子形成と同時に外部電
極を形成し得るのでその取付け強度が高くなり、真空メ
ッキ法を採用しないので、加工作業性が向上し加工コス
トが抑制されると同時に、広範囲の基板材料が使用可能
となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、携帯電話等の電子
機器に使用されるチップインダクタおよびその製造方法
に関する。

【０００２】

【従来の技術】近年、携帯電話等の電子機器の小型化、
高集積化および高周波化に伴い、小型で表面実装可能な
チップ型のインダクタンス素子、即ちチップインダクタ
に対する需要が急増している。

【０００３】そのようなチップインダクタとしては、基
板上に別体としての巻線をマウントして全体を樹脂外装
して製造されるモールドタイプのチップインダクタ、フ
ェライトまたはセラミックのグリーンシートまたはペー
ストを利用して導電体と絶縁体とを交互に積層印刷した
後に焼成して製造される積層タイプのチップインダク
タ、ならびに絶縁基板上に例えば螺旋状の導電体パター
ン（螺旋状導体パターン）を形成して製造される平面タ
イプのチップインダクタ等が挙げられるが、現時点で
は、小型化、集積化および狭公差特性等の観点から有利
な平面タイプのチップインダクタが主流となっている。

【０００４】従来、平面チップインダクタの製造におい
て、螺旋状導体パターンは、その外周端に接続する端子
電極（外部電極）と共に、導体ペーストを塗布して焼き
付ける厚膜法や蒸着およびスパッタリング等の真空メッ
キ法等を用いて基板上に成膜した後、主としてウエット
エッチングによりエッチングしてパターン形成し、その
後、前記導体パターンの内周端を、前記導体パターン上
に設けた例えば空隙、絶縁ペーストまたは絶縁樹脂等か
らなる絶縁層を貫通する孔を介して導体パターン形成面
側で、あるいは基板を貫通する孔を介して導体パターン
形成面の裏面側で外周端とは異なる端子電極に接続して
引出し電極を形成することが一般的である（例えば、特
開平第９−１２９４７１号、特開平第９−１９１１６７
号および特開平第９−１９９３６５号参照）。

【０００５】そして、例えばＶカットマシン（スリッ
タ）により断面Ｖ形の溝を形成して分割するか、ダイシ
ングソーでダイシングすることによってチップ化し、そ
の後、チップの両端面に、チップ内部に形成された電極
と接続するように端面電極を形成して外部電極を完成さ
せている。

【０００６】このとき、導体パターンの膜厚を厚くし
て、導体パターンの導体抵抗を抑え、Ｑ特性を向上させ
ることが望ましい。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
ような従来のチップインダクタの製造方法には次のよう
な問題点がある。即ち、従来の製造方法においては、イ
ンダクタンス取得範囲やＱ特性等の向上を図り螺旋状導
体ペーストの膜厚を厚くすると、成膜後のエッチング時
間が長くなるために、特にウエットエッチングにおいて
は、図７に示すように、目的とする深さ方向だけでなく
側面方向も腐食されてサイドエッチングが生じて導体パ
ターンの寸法精度が低下し、それによりインダクタンス
特性のバラツキが大きくなってしまう。これを避けるた
めに、予め基板に導体パターンと同一パターンの凹部を
設けて膜厚をかせぐことも提案されている（特許開平第
９−１２９４７１号参照）が、基板の加工は製品強度お
よび加工コストの点で問題がある。

【０００８】さらに、従来法による導体パターンの成膜
に汎用される蒸着やスパッタリング等の真空メッキ法
は、基板等の部材に強い熱ストレスを与えるので、エッ
チング時の耐腐食性と同時に耐熱ストレス性をも考慮し
て使用材料を選択する必要があり、真空メッキ法を採用
する従来の製造方法においては、使用可能な基板材料が
限られるという問題がある。

【０００９】また、従来のチップインダクタの製造方法
においては、外部電極、特に螺旋状導体パターンを有す
るインダクタの引出し電極を素子作製の前後に真空メッ
キ法等を用いて形成することが多く、基板が何度も強い
熱ストレスに晒されると同時に、素子に影響しない温度
で端子接続を行うために外部電極の強度の向上にも限界
があるという問題もある。

【００１０】そして、チップ化工程においても、素子作
製後にスリッタにより溝を形成して分割したり、ダイシ
ングソーでダイシングしてチップ化しており、予めスナ
ップの入った基板を用いたチョコレートブレーク法によ
るチップ化よりも作業性および加工コストの点で不利で
はあるが、従来の製造方法では真空メッキ法を汎用して
いるために耐ストレス性の比較的弱いスナップ入基板を
採用してチョコレートブレーク法によるチップ化を図る
ことが難しいという問題もあった。また、同様の理由か
ら、さらに耐ストレス性の脆弱なスリット入基板を採用
することは非常に困難であった。

【００１１】本発明は、上記課題を鑑みてなされたもの
であり、従来よりも広範囲の基板材料を採用することが
でき、外部電極の取付け強度が高く、加工作業性および
加工コストに優れたチップインダクタおよびその製造方
法の提供を目的とする。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、本発明のチップインダクタの製造方法は、スリット
入絶縁基板上に導電性極薄膜を形成する工程、前記導電
性極薄膜上の導体パターン形成領域以外の領域にレジス
トを形成する工程、前記レジストに囲まれた導体パター
ン形成領域上に電解メッキ法により導体層を形成する工
程、前記レジストを剥離する工程、および前記レジスト
下部に存在していた導電性極薄膜を除去して導体パター
ンを形成する工程を少なくとも含むことを特徴とする。
このような構成により、本発明のチップインダクタの製
造方法は、サイドエッチングを最小限に抑えるので、高
アスペクト比の導体パターンを有する高周波特性に優れ
たチップインダクタを提供し得る。

【００１３】さらに、上記課題を解決するために、本発
明のチップインダクタの製造方法は、スリット入絶縁基
板上に導電性極薄膜を形成する工程、前記導電性極薄膜
上の導体パターン形成領域および外部電極パターン形成
領域以外の領域にレジストを形成する工程、前記レジス
トに囲まれた前記導体パターン形成領域および前記外部
電極パターン形成領域上に電解メッキ法により導体層を
形成する工程、前記レジストを剥離する工程、および前
記レジスト下部に存在していた導電性極薄膜を除去して
導体パターンおよび外部電極パターンを形成する工程を
少なくとも含むことを特徴とする。このような構成によ
り、本発明のチップインダクタの製造方法は、サイドエ
ッチングを最小限に抑えて高アスペクト比の導体パター
ンを有する高周波特性に優れたチップインダクタを提供
すると共に、素子形成と同時に外部電極を形成して高強
度の外部電極を有するチップインダクタを提供し得る。

【００１４】好ましくは、請求項１および２において、
真空メッキ工程を含まないことを特徴とする。このよう
な構成により、使用基板の選択範囲が広がると共に、製
造コストの低減化を図ることができる。

【００１５】また、好ましくは、請求項１〜３におい
て、前記スリット入絶縁基板がさらにスナップを有して
おり、前記導体パターンは前記スリット入絶縁基板のス
リットおよびスナップにより形成されるパターン毎に互
いに独立して形成され、前記導体パターン形成後に前記
スナップ入絶縁基板のスナップを用いたチョコレートブ
レーク法によりチップ化する工程をさらに含むことを特
徴とする。このような構成により、従来よりも作業性よ
く、安価にチップインダクタを製造し得る。

【００１６】さらに、上記課題を解決するために、本発
明のチップインダクタは、請求項１〜４に記載のチップ
インダクタの製造方法により製造されたことを特徴とす
る。このような構成により、本発明のチップインダクタ
は、高アスペクト比の導体パターンを有し、高周波特性
に優れたチップインダクタとなる。

【００１７】さらに、上記課題を解決するために、本発
明のチップインダクタは、１〜１０の範囲のアスペクト
比を有する導体パターンを有することを特徴とする。こ
のような構成により、本発明のチップインダクタは、優
れた高周波特性を有する。

【００１８】好ましくは、請求項６において、前記導体
パターンが導電性極薄膜と導体層とからなることを特徴
とする。このような構成により、導体パターンを容易に
高アスペクト比とすることができる。

【００１９】また、好ましくは、請求項６および７にお
いて、前記導体パターンが螺旋状導体パターンであり、
さらに、直接基板上に外部電極、引出し電極および導体
パターンが形成されていることを特徴とする。このよう
な構成により、安価かつ容易に従来よりも外部電極の取
付け強度の向上したチップインダクタを製造することが
できる。

【００２０】

【発明の実施の形態】以下に、本発明のチップインダク
タを、１つの実施の形態を例示して図面を参照しながら
より詳細に説明する。

【００２１】図１〜図４は、本発明によるチップインダ
クタの１実施形態の製造工程を模式的に示す図である。
なお、図２（ａ）〜図４（ｉ）は、スリット入基板のス
リットに基づき形成されるチップの１つを拡大して表し
た部分拡大図であり、それぞれ上側の図は上面図、下側
の図は図２（ａ）上側の図に示した線分Ｉ−Ｉにおける
断面図である。

【００２２】まず、本発明のチップインダクタの製造に
あたっては、図１に示すように、市販または自作のスリ
ット（１−Ａ）を設けた絶縁基板１を採用することが望
ましい。スリット入絶縁基板１を用いることで、真空メ
ッキ法を採用しないことにより広範囲の基板材料が使用
可能であるという本発明の利点が顕著に発揮される。発
明に用いるスリット入絶縁基板１としては、特に制限さ
れること無く、誘電率、強度およびコスト等を勘案して
慣用の絶縁基板の中から自由に選択し得るが、例えばア
ルミナのようなセラミック基板または液晶ポリマーのよ
うな有機基板等を好適に使用することができる。また、
基板に設けるスリットの形状にも制限はなく、所望の形
状であることができる。さらに、図５（ａ）〜図６
（ｅ）に示すように、スリットと直交するスナップを設
けて、スリットとスナップの形成するパターン毎に独立
してチップを製造することもできる。その際には、絶縁
基板１に設けるスナップ１−Ａは、基板の上下面双方ま
たはどちらか一方のみに設けることも、あるいは両面に
貫通して設けることもできる。必要であれば、基板の適
当な位置にスルーホールを設けてもよい（図７（ｅ）参
照）。なお、図６および図７において、実線に囲まれた
白抜き領域としてスリットを、点線としてスナップを、
そして黒丸としてスルーホールを表している。

【００２３】図２（ａ）は、前記スリット入絶縁基板１
の表面に、銅または銀等の導電性金属導体ペーストを無
電解メッキ等の手法により塗布して下地電極である導電
性極薄膜２を形成した状態を示している。導電性極薄膜
２の厚みは、通常は０．０５〜３．０μｍ程度、好まし
くは０．１〜１．０μｍ程度とすることができる。しか
し、所望によっては、この導電性極薄膜２を設けずに、
前記絶縁基板１上に後述のレジスト３を直接設けて螺旋
状パターンおよび外部電極パターンを形成し、そのパタ
ーン領域上に後述の導体層４を無電解メッキ法により形
成させることも可能である。

【００２４】図２（ｂ）は、図２（ａ）で形成した前記
導電性極薄膜２の外部電極パターン形成領域および螺旋
状パターン形成領域を除いた領域をマスクしてフォトリ
ソグラフィまたはレーザ等によりレジスト３を形成した
状態を示している。前記レジスト３の材料には、特に制
限は無く、通常用いられるレジスト材料の中から自由に
選択することができる。

【００２５】図２（ｃ）は、図２（ｂ）の前記レジスト
３に囲まれた螺旋状パターン領域および外部電極パター
ン領域に銅のような導電性金属を電解メッキ等の手法に
より塗布して導体層４を形成した状態を示している。こ
の導体層４の材料は、導電性材料であれば特に制限され
るものではないが通常は銅や銀等の導電性金属であり、
そして前記導電性極薄膜２と同じで材料あることも、あ
るいは異なる材料であることもできる。ここでは、螺旋
状パターンと外部電極パターンを同時に形成している
が、別工程としてそれぞれ独立して形成することも可能
である。

【００２６】図３（ｄ）は、図２（ｃ）の前記導体層４
を形成した後、慣用の手法に従い前記スリット入絶縁基
板１を剥離液に浸漬して前記レジスト３を溶解して剥離
した状態を示している。

【００２７】図３（ｅ）は、図３（ｄ）で前記レジスト
３の剥離により露出した導電性極薄膜２をエッチング等
により除去した状態を示している。このとき形成される
導体パターン、即ち導電性極薄膜２と導体層４からなる
螺旋状導体パターンは、アスペクト比が高いほど電気特
性に優れるが、コスト等も勘案して、通常は１〜１０の
範囲、好ましくは１．５〜３の範囲のアスペクト比であ
る。

【００２８】図３（ｆ）は、前記絶縁性基板１上側表面
全面に絶縁層５を印刷した後にフォトリソグラフィまた
はレーザ等によりコンタクト６，７および８を形成した
状態を示している。前記絶縁層５を構成する絶縁材料と
しては、低誘電率で絶縁性を確保し得るものであれば特
に制限は無いが、例えば、有機材料としては液晶ポリマ
ー、ポリイミド樹脂またはエポキシ樹脂のような樹脂組
成物を、あるいは無機材料としてはガラスペースト等
を、それぞれ例示することができる。

【００２９】図４（ｇ）は、前記絶縁層５上に、銅等の
導電性金属を無電解メッキやフォトリソグラフィによ
り、前記コンタクト６と８とを接続する引出し電極パタ
ーン９を形成させた状態を示している。この引出し電極
パターン９は、導体ペーストをスクリーン印刷すること
により形成することもできる。前記引出し電極パターン
９の材料は、導電性材料であれば特に制限されるもので
はないが通常は銅や銀等の導電性金属であり、そして前
記導電性極薄膜２および前記導体層４と同じで材料ある
ことも、あるいは互いに相異なる材料であることもでき
る。

【００３０】図４（ｈ）は、前記基板１上側表面上の成
膜を全て包み込む保護層１０を形成した状態を示してい
る。前記保護層１０の材料としては、低誘電率で絶縁性
を確保し得るものであれば特に制限は無いが、例えば、
有機材料としてはポリイミド樹脂やエポキシ樹脂のよう
な樹脂組成物を、あるいは無機材料としてはガラスペー
スト等を、それぞれ例示することができる。この保護層
１０は、製品を機械的に外界から保護する目的で設けら
れるものであるから、製品の使用条件によっては省略す
ることもできる。

【００３１】図４（ｉ）は、前記スリット入絶縁基板１
を、ダイシング等の当技術分野で慣用の方法によりスリ
ットに対して垂直な方向に分割することによりチップ状
として得られたチップインダクタを示している。勿論、
図５および図６に示したようにスリットとスナップを共
に設けた基板を用いた場合には、スナップを利用したチ
ョコレートブレーク法により、さらに簡単かつ容易にチ
ップインダクタを得ることができる。

【００３２】この図４（ｉ）から、本実施の形態では、
導電性極薄膜２の上に導体層４が形成されて一体となっ
て外部電極および螺旋状導体パターンを構成しているこ
とがわかる。

【００３３】本実施の形態によれば、素子形成と同時に
外部電極を形成するので、素子を損傷する恐れなく強固
な電極を簡単に製造することができる。そして、外部電
極の形成に真空メッキ法工程を含まないので、成膜膜厚
の制限も必要がなく、さらには、加工時間が短縮する
等、生産性が向上し、基板等の材料選択の幅が広がる。
従って、従来採用が難しかったスリット入基板を使用す
ることが可能となり、さらにスリットとスナップを共に
設けた基板を使用して、チョコレートブレーク工法で簡
便かつ安価にチップ化することができる。

【００３４】また、本発明によれば、前記導電性極薄膜
２の除去にウエットエッチング法を採用した場合でも、
エッチング除去すべき導電性極薄膜２の厚みが薄いため
にエッチング時間が従来よりも極めて短時間ですむの
で、図８に示すような激しいサイドエッチングが生じて
マスク１１下部の導体パターン１２のアスペクト比が低
下し且つ不均一となる恐れが無い。即ち、図９に模式的
に示すように、本発明においては、導電性極薄膜２の上
にレジスト３を形成し、その隙間を埋めるように導体層
４をメッキ塗布した後にレジスト３を剥離し、そして露
出した導電性極薄膜２のみをエッチング除去するので、
エッチング時間は従来よりも非常に短くなり、サイドエ
ッチングは全く生じないかあるいは生じたとしても極め
て僅かである。そのために、従来の方法による導体パタ
ーンのアスペクト比はサイドエッチングの影響により精
々０．３〜０．５程度であったにも拘らず、本発明によ
り始めて、１〜１０という高いアスペクト比を均一に有
する導体パターンを得ることが可能となった。

【００３５】さらに、本発明のチップインダクタに用い
る絶縁材料の一部または全て、即ち絶縁基板１、絶縁層
５および保護層１０の一部または全てとして、フェライ
トのような磁性体からなるかまたは磁性体を含む材料を
用いた場合には、本発明のチップインダクタの特性は、
磁性体を含まない材料のみを用いた場合と比べて、高周
波特性は若干低いものの、取得インダクタンス範囲が広
く、直流抵抗値が低減され得るので、高周波領域以外の
用途、例えば携帯電子機器の電源回路に使用し得るもの
となる、従って、本発明によれば、チップインダクタの
製造にあたって、所望の特性に応じた使用材料を選択し
て製品設計を行うことにより、非常に広範な用途に好適
なチップインダクタを得ることができる。

【００３６】さらに、本発明に用いる基板として、図６
（ｅ）に示すようなスルーホールを設けた基板を採用し
て、図７（ａ）に示すように引出し電極を形成して前記
引出し電極パターン９を省いたり、図７（ｂ）に示すよ
うに基板の表裏に異なる外部電極に接続する導体パター
ンを設けてその内部終端部同士を連結して、引出し電極
自体を省いたチップインダクタを得ることもできる。な
お、図７（ａ）および（ｂ）はそれぞれ上から順にチッ
プインダクタの上面図、上面図中の破断線（ＩＩ−Ｉ
Ｉ，ＩＩＩ−ＩＩＩ）における断面図および下面図であ
り、図中の符合は上述の図２〜４中の同一の符合と同じ
意味を表している。このような構造のチップインダクタ
も、本発明によりスリット入基板の利用が可能となるの
で、従来より容易かつ安価に製造することができる。

【００３７】ここまで、螺旋状の導体パターンを有する
チップインダクタを例示して本発明を説明してきたが、
本発明のチップインダクタはこれに限られるものでは無
く、全ての平面チップインダクタを包含する。

【００３８】

【発明の効果】以上に詳述した様に、本発明のチップイ
ンダクタの製造方法およびチップインダクタにおいて
は、ウエットエッチングを行わないか、あるいはウエッ
トエッチングを行う場合でもエッチング除去すべき導体
材料が極薄膜だけであり、従来よりも短時間で済むの
で、サイドエッチングが全く生じないかまたは極めて僅
かしか生じないために、従来よりも高いアスペクト比お
よび寸法精度で導体を形成可能であり、導体が螺旋状導
体であるときには螺旋状導体パターンのラインピッチを
短縮し、最大巻数を増大させることができる。また、イ
ンダクタンス取得範囲の拡大およびＱ特性の向上を図る
ことができる。さらに、エッチング除去する導体材料の
分量が少量であるので、生産性および廃棄物による環境
問題の点で有利である。

【００３９】上記に加えて、本発明の方法は、真空メッ
キ工程を含まないので、基板等にかかる熱ストレスが少
なくなり基板のソリの発生がなく、真空メッキ工程採用
時にソリの発生を防ぐために必要とされる成膜膜厚の制
限も必要がない。また、真空中での加工がないので、使
用材料のアウトガス性に対する制限が緩和される。さら
に、真空引きや大気化が必要無いので、加工時間が短縮
する等、生産性が向上し、基板等の材料選択の幅が広が
る。

【００４０】そして、本発明においては、素子形成と同
時に外部電極を形成し得るので、素子を損傷することな
く強固な電極を簡単に製造することができる。

【００４１】さらに、本発明においては、導体パターン
を成膜する工法として部材にストレスの生じない電解メ
ッキ工法を採用するので、スリットおよび所望によりス
ナップを設けた基板を使用し、チョコレートブレーク工
法で簡便かつ安価にチップ化することができる。

【００４２】以上の諸利点から、本発明によれば、製品
トータルコストを大幅に低減することが可能である。

【図面の簡単な説明】

【図１】本発明によるチップインダクタの１実施形態に
用いるスリット入絶縁基板の上面図である。

【図２】本発明によるチップインダクタの１実施形態の
製造工程の一部を模式的に示す図である。

【図３】本発明によるチップインダクタの１実施形態の
製造工程の一部を模式的に示す図である。

【図４】本発明によるチップインダクタの１実施形態の
製造工程の一部を模式的に示す図である。

【図５】本発明に使用し得るスリット入絶縁基板を模式
的に例示する図である。

【図６】本発明に使用し得るスリット入絶縁基板を模式
的に例示する図である。

【図７】本発明によるチップインダクタの図４とは異な
る実施形態を模式的に示す図である。

【図８】従来の製造方法により生じるサイドエッチング
を模式的に示す図である。

【図９】本発明のチップインダクタの製造方法における
導体パターン形成工程を説明する図である。

【符号の説明】

１ 基板 １−Ａ スナップ ２ 導電性極薄膜 ３ レジスト ４ 導電層 ５ 絶縁層 ６ コンタクト ７ コンタクト ８ コンタクト ９ 引出し電極パターン １０ 保護層 １１ マスク １２ 導体パターン

Claims (8)

【特許請求の範囲】
1. 【請求項１】 スリット入絶縁基板上に導電性極薄膜を
   形成する工程、 前記導電性極薄膜上の導体パターン形成領域以外の領域
   にレジストを形成する工程、 前記レジストに囲まれた導体パターン形成領域上に電解
   メッキ法により導体層を形成する工程、 前記レジストを剥離する工程、および前記レジスト下部
   に存在していた導電性極薄膜を除去して導体パターンを
   形成する工程を少なくとも含むことを特徴とするチップ
   インダクタの製造方法。
2. 【請求項２】 スリット入絶縁基板上に導電性極薄膜を
   形成する工程、 前記導電性極薄膜上の導体パターン形成領域および外部
   電極パターン形成領域以外の領域にレジストを形成する
   工程、 前記レジストに囲まれた前記導体パターン形成領域およ
   び前記外部電極パターン形成領域上に電解メッキ法によ
   り導体層を形成する工程、 前記レジストを剥離する工程、および前記レジスト下部
   に存在していた導電性極薄膜を除去して導体パターンお
   よび外部電極パターンを形成する工程を少なくとも含む
   ことを特徴とするチップインダクタの製造方法。
3. 【請求項３】 真空メッキ工程を含まないことを特徴と
   する請求項１または２に記載のチップインダクタの製造
   方法。
4. 【請求項４】 前記スリット入絶縁基板がさらにスナッ
   プを有しており、 前記導体パターンは前記スリット入絶縁基板のスリット
   およびスナップにより形成されるパターン毎に互いに独
   立して形成され、 前記導体パターン形成後に前記スナップ入絶縁基板のス
   ナップを用いたチョコレートブレーク法によりチップ化
   する工程をさらに含むことを特徴とする請求項１〜３の
   いずれか１項に記載のチップインダクタの製造方法。
5. 【請求項５】 請求項１〜４に記載のチップインダクタ
   の製造方法により製造されたことを特徴とするチップイ
   ンダクタ。
6. 【請求項６】 １〜１０の範囲のアスペクト比を有する
   導体パターンを有することを特徴とするチップインダク
   タ。
7. 【請求項７】 前記導体パターンが導電性極薄膜と導体
   層とからなることを特徴とする請求項６に記載のチップ
   インダクタ。
8. 【請求項８】 前記導体パターンが螺旋状導体パターン
   であり、さらに、直接基板上に外部電極パターンおよび
   導体パターンが形成されていることを特徴とする請求項
   ６または７に記載のチップインダクタ。