JPH08250659A - 薄膜キャパシタ - Google Patents
薄膜キャパシタInfo
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- JPH08250659A JPH08250659A JP5097495A JP5097495A JPH08250659A JP H08250659 A JPH08250659 A JP H08250659A JP 5097495 A JP5097495 A JP 5097495A JP 5097495 A JP5097495 A JP 5097495A JP H08250659 A JPH08250659 A JP H08250659A
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- Japan
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- thin film
- dielectric
- capacitor
- conductor
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Abstract
(57)【要約】 （修正有）
【目的】 薄膜キャパシタの小型化及び耐圧性の向上。
【構成】 基板１と、基板上に形成された第１の導電体
薄膜２と、第１の導電体薄膜上の異なる領域に各々形成
された誘電体薄膜３及び第１のバンプ１０１と、誘電体
薄膜上に積層された第２の導電体薄膜４と、第２の導電
体薄膜上に形成された第２のバンプ１０２とを具備する
薄膜キャパシタにおいて、第２の導電体薄膜４のエッジ
が誘電体薄膜３のエッジよりも内側に１０μｍ以上離れ
ている。
薄膜２と、第１の導電体薄膜上の異なる領域に各々形成
された誘電体薄膜３及び第１のバンプ１０１と、誘電体
薄膜上に積層された第２の導電体薄膜４と、第２の導電
体薄膜上に形成された第２のバンプ１０２とを具備する
薄膜キャパシタにおいて、第２の導電体薄膜４のエッジ
が誘電体薄膜３のエッジよりも内側に１０μｍ以上離れ
ている。
Description
【０００１】
【産業上の利用分野】本発明は、マルチチップ・モジュ
ール（ＭＣＭ）および移動体通信端末の回路モジュール
等に用いられる、薄膜キャパシタに関する。
ール（ＭＣＭ）および移動体通信端末の回路モジュール
等に用いられる、薄膜キャパシタに関する。
【０００２】
【従来の技術】電子デバイスの小型化・高性能化に伴
い、実装技術の更なる小型化・高速化・高性能化が求め
られている。回路モジュール中に搭載される電源安定用
デカップリングキャパシタ等のキャパシタ部品は、従来
チップ部品が主流であり、現在まで、その小型化・高密
度実装化が進められてきた。しかし、チップ部品は、そ
の小型化に限界があることから、さらなる高集積化・高
速化に貢献するブレークスルーとして、チップ部品の薄
膜部品化が検討されている。
い、実装技術の更なる小型化・高速化・高性能化が求め
られている。回路モジュール中に搭載される電源安定用
デカップリングキャパシタ等のキャパシタ部品は、従来
チップ部品が主流であり、現在まで、その小型化・高密
度実装化が進められてきた。しかし、チップ部品は、そ
の小型化に限界があることから、さらなる高集積化・高
速化に貢献するブレークスルーとして、チップ部品の薄
膜部品化が検討されている。
【０００３】これらの薄膜キャパシタは、支持体として
の基板上に、下部電極としての金属等の導電性薄膜、誘
電体膜、及び上部電極としての前記導電性薄膜を順次積
層させた構造を成している。通常、このような構造の素
子の作成は、蒸着・スパッタリングなどによる成膜工程
と、ＰＥＰとエッチングによるパターニング工程を各層
に対し繰り返すことにより行われる。
の基板上に、下部電極としての金属等の導電性薄膜、誘
電体膜、及び上部電極としての前記導電性薄膜を順次積
層させた構造を成している。通常、このような構造の素
子の作成は、蒸着・スパッタリングなどによる成膜工程
と、ＰＥＰとエッチングによるパターニング工程を各層
に対し繰り返すことにより行われる。
【０００４】薄膜キャパシタのチップ部品に対するメリ
ットとしては、（１）各層厚の大幅な減少による小型
化、（２）誘電体層の薄層化に伴う大容量化（Ｃ＝ε0
εr Ｓ／ｄ Ｃ：容量、ε0 ：真空の誘電率、εr ：誘
電体の比誘電率、Ｓ：素子面積、ｄ：誘電体層厚）の二
点が主に挙げられる。大容量キャパシタに用いられる誘
電体材料として、チップ部品では、比誘電率が大きい一
方、ＢａＴｉＯ3 等の高周波特性に劣る強誘電体が用い
られるのに対し、薄膜部品では、ＳｒＴｉＯ3 に代表さ
れる高周波特性に優れた常誘電体を用いることができる
ため、大容量でかつ高周波特性に優れたキャパシタが可
能となる。
ットとしては、（１）各層厚の大幅な減少による小型
化、（２）誘電体層の薄層化に伴う大容量化（Ｃ＝ε0
εr Ｓ／ｄ Ｃ：容量、ε0 ：真空の誘電率、εr ：誘
電体の比誘電率、Ｓ：素子面積、ｄ：誘電体層厚）の二
点が主に挙げられる。大容量キャパシタに用いられる誘
電体材料として、チップ部品では、比誘電率が大きい一
方、ＢａＴｉＯ3 等の高周波特性に劣る強誘電体が用い
られるのに対し、薄膜部品では、ＳｒＴｉＯ3 に代表さ
れる高周波特性に優れた常誘電体を用いることができる
ため、大容量でかつ高周波特性に優れたキャパシタが可
能となる。
【０００５】薄膜部品をモジュール上に実装する手法と
して、従来、ワイヤボンディング法が用いられていた
が、ワイヤボンディング法は以下に述べるような問題点
があった。図５はワイヤボンディング法で実装された従
来の薄膜キャパシタの構造を表す断面図であり、図中１
は基板、２は下部電極、３は誘電体層、４は上部電極、
５はパッド、６はワイヤ、７はキャパシタを構成してい
る部分、８は段差、９はモジュール基板をそれぞれ表し
ている。ワイヤボンディング法ではボンディングする際
に物理的衝撃がパッド５に加わるため、誘電体層の直上
にパッドを形成することができず、図５に示すように上
部電極４をキャパシタ構成部７の周辺まで引き延ばし、
その上にパッド５を形成するような構造をとらざるを得
ない。この場合、第１に実装面積がキャパシタ構成部７
の面積にパッド５の面積が加わって大きくなる。第２に
上部電極４と下部電極２を絶縁するために誘電体層３が
段差８を有するため、電圧印加時に誘電体層３の段差８
に電界が集中し、段差８から絶縁破壊が生じやすいとい
う問題がある。
して、従来、ワイヤボンディング法が用いられていた
が、ワイヤボンディング法は以下に述べるような問題点
があった。図５はワイヤボンディング法で実装された従
来の薄膜キャパシタの構造を表す断面図であり、図中１
は基板、２は下部電極、３は誘電体層、４は上部電極、
５はパッド、６はワイヤ、７はキャパシタを構成してい
る部分、８は段差、９はモジュール基板をそれぞれ表し
ている。ワイヤボンディング法ではボンディングする際
に物理的衝撃がパッド５に加わるため、誘電体層の直上
にパッドを形成することができず、図５に示すように上
部電極４をキャパシタ構成部７の周辺まで引き延ばし、
その上にパッド５を形成するような構造をとらざるを得
ない。この場合、第１に実装面積がキャパシタ構成部７
の面積にパッド５の面積が加わって大きくなる。第２に
上部電極４と下部電極２を絶縁するために誘電体層３が
段差８を有するため、電圧印加時に誘電体層３の段差８
に電界が集中し、段差８から絶縁破壊が生じやすいとい
う問題がある。
【０００６】さらには、このような薄膜キャパシタに
は、これを実際の実装プロセスに適用する際、モジュー
ル基板上に実装した後に見られる接続部の寄生容量、及
びモジュール上の他部品からの高周波ノイズ等による高
周波特性の劣化、さらには不十分な耐蝕性・耐環境性に
起因する特性の経時変化等の問題がある。
は、これを実際の実装プロセスに適用する際、モジュー
ル基板上に実装した後に見られる接続部の寄生容量、及
びモジュール上の他部品からの高周波ノイズ等による高
周波特性の劣化、さらには不十分な耐蝕性・耐環境性に
起因する特性の経時変化等の問題がある。
【０００７】
【発明が解決しようとする課題】本発明は、掲記した従
来技術の課題に鑑みて成されたものであり、実装面積が
小さく耐電圧に優れる薄膜キャパシタを提供することを
目的とする。
来技術の課題に鑑みて成されたものであり、実装面積が
小さく耐電圧に優れる薄膜キャパシタを提供することを
目的とする。
【０００８】
【課題を解決するための手段】本発明の第１の態様によ
れば、基板と、該基板上に形成された第１の導電体薄膜
と、該第１の導電体薄膜上の異なる領域に各々形成され
た誘電体薄膜及び第１のバンプと、該誘電体薄膜上に積
層された第２の導電体薄膜と、該第２の導電体薄膜上に
形成された第２のバンプとを具備することを特徴とする
薄膜キャパシタが提供される。
れば、基板と、該基板上に形成された第１の導電体薄膜
と、該第１の導電体薄膜上の異なる領域に各々形成され
た誘電体薄膜及び第１のバンプと、該誘電体薄膜上に積
層された第２の導電体薄膜と、該第２の導電体薄膜上に
形成された第２のバンプとを具備することを特徴とする
薄膜キャパシタが提供される。
【０００９】上述の第１の態様にかかる薄膜キャパシタ
は、その誘電体薄膜のエッジが、第１の誘電体薄膜のエ
ッジよりも内側に、１０μｍ以上離れていることが好ま
しい。
は、その誘電体薄膜のエッジが、第１の誘電体薄膜のエ
ッジよりも内側に、１０μｍ以上離れていることが好ま
しい。
【００１０】また、本発明の第２の態様によれば、基板
と、該基板上に形成された第１の導電体薄膜と、該第１
の導電体薄膜上の周縁領域に形成された第１のバンプ
と、該周縁領域の内側の領域に積層された誘電体薄膜
と、該誘電体薄膜上に積層された第２の導電体薄膜と、
該第２の導電体薄膜上に形成された第２のバンプとを具
備することを特徴とする薄膜キャパシタが提供される。
と、該基板上に形成された第１の導電体薄膜と、該第１
の導電体薄膜上の周縁領域に形成された第１のバンプ
と、該周縁領域の内側の領域に積層された誘電体薄膜
と、該誘電体薄膜上に積層された第２の導電体薄膜と、
該第２の導電体薄膜上に形成された第２のバンプとを具
備することを特徴とする薄膜キャパシタが提供される。
【００１１】上述の第２の態様にかかる薄膜キャパシタ
においては、第２の導電体薄膜のエッジが誘電体薄膜の
エッジよりも内側に１０μｍ以上離れていることが好ま
しい。
においては、第２の導電体薄膜のエッジが誘電体薄膜の
エッジよりも内側に１０μｍ以上離れていることが好ま
しい。
【００１２】
【作用】図１は、本発明の第１の態様にかかる薄膜キャ
パシタの好ましい態様を示す断面図である。図中１は基
板、２は下部電極である第１の導電体薄膜、３は誘電体
層、４は上部電極である第２の導電体薄膜、１０１，１
０２は、第１及び第２のバンプをそれぞれ示している。
パシタの好ましい態様を示す断面図である。図中１は基
板、２は下部電極である第１の導電体薄膜、３は誘電体
層、４は上部電極である第２の導電体薄膜、１０１，１
０２は、第１及び第２のバンプをそれぞれ示している。
【００１３】本発明の第１の態様によれば、図１に示す
ように、第１の導電体薄膜２上の一部分に第１のバンプ
１０１を形成し、この部分とは異なる領域上に形成され
た積層部上すなわち第２の導電体薄膜４上に第２のバン
プ１０２をそれぞれ形成することにより、図５の従来の
薄膜キャパシタにおいてパターンエッジ上に成膜された
誘電体薄膜３にみられる段差８が無くなる。このため、
図１に示す薄膜キャパシタでは、誘電体層３内に段差を
持たないキャパシタ構造となり、電圧印加時の断差部へ
の電界集中による絶縁破壊が減少する。
ように、第１の導電体薄膜２上の一部分に第１のバンプ
１０１を形成し、この部分とは異なる領域上に形成され
た積層部上すなわち第２の導電体薄膜４上に第２のバン
プ１０２をそれぞれ形成することにより、図５の従来の
薄膜キャパシタにおいてパターンエッジ上に成膜された
誘電体薄膜３にみられる段差８が無くなる。このため、
図１に示す薄膜キャパシタでは、誘電体層３内に段差を
持たないキャパシタ構造となり、電圧印加時の断差部へ
の電界集中による絶縁破壊が減少する。
【００１４】また、本発明の第１の態様の好ましい例と
して、図１に示す薄膜キャパシタでは、第１の導電体薄
膜２、誘電体薄膜３及び第２の導電体薄膜４のパターン
は、誘電体薄膜３のパターンエッジが第１の導電体薄膜
２のパターンエッジの内側にあり、かつ第２の導電体薄
膜４のパターンエッジは、誘電体薄膜３のパターンエッ
ジよりも内側に１０μｍ以上離れている。
して、図１に示す薄膜キャパシタでは、第１の導電体薄
膜２、誘電体薄膜３及び第２の導電体薄膜４のパターン
は、誘電体薄膜３のパターンエッジが第１の導電体薄膜
２のパターンエッジの内側にあり、かつ第２の導電体薄
膜４のパターンエッジは、誘電体薄膜３のパターンエッ
ジよりも内側に１０μｍ以上離れている。
【００１５】第１の態様の好ましい例では、各々積層さ
れる薄膜が、その下の薄膜より内側にあることにより、
耐圧性が向上し、また、表面リークによる絶縁破壊の確
率をさらに減少させることができる。また、これらの効
果は、第２の導電体薄膜４のパターンエッジが、誘電体
薄膜３のパターンエッジよりも内側に１０μｍ以上離れ
ていることにより、さらに向上する。
れる薄膜が、その下の薄膜より内側にあることにより、
耐圧性が向上し、また、表面リークによる絶縁破壊の確
率をさらに減少させることができる。また、これらの効
果は、第２の導電体薄膜４のパターンエッジが、誘電体
薄膜３のパターンエッジよりも内側に１０μｍ以上離れ
ていることにより、さらに向上する。
【００１６】また、本発明の第２の態様にかかる薄膜キ
ャパシタは、第１の導電体薄膜上に形成した第１のバン
プがキャパシタを取り囲む形状を有する。このため、モ
ジュール基板上に実装した際にキャパシタが第１のバン
プ・キャパシタ基板およびモジュール基板によって完全
に覆われる。このような薄膜キャパシタでは、図１に示
す薄膜キャパシタ同様、誘電体層内に段差を持たないキ
ャパシタ構造となり、電圧印加時の断差部への電界集中
による絶縁破壊が減少し得る。これに加えて、この薄膜
キャパシタは、このキャパシタを取り囲む第１のバンプ
により、外部からの高周波ノイズや外部環境からキャパ
シタが遮断され、高周波ノイズに強く耐蝕性・耐環境性
に優れる。
ャパシタは、第１の導電体薄膜上に形成した第１のバン
プがキャパシタを取り囲む形状を有する。このため、モ
ジュール基板上に実装した際にキャパシタが第１のバン
プ・キャパシタ基板およびモジュール基板によって完全
に覆われる。このような薄膜キャパシタでは、図１に示
す薄膜キャパシタ同様、誘電体層内に段差を持たないキ
ャパシタ構造となり、電圧印加時の断差部への電界集中
による絶縁破壊が減少し得る。これに加えて、この薄膜
キャパシタは、このキャパシタを取り囲む第１のバンプ
により、外部からの高周波ノイズや外部環境からキャパ
シタが遮断され、高周波ノイズに強く耐蝕性・耐環境性
に優れる。
【００１７】また、本発明の第２の態様にかかる薄膜キ
ャパシタの好ましい例では、図３に示すように、誘電体
薄膜のパターンエッジが第１の導電体薄膜のパターンエ
ッジより内側に有り、かつ第２の導電体薄膜のパターン
エッジが誘電体薄膜のパターンエッジより内側に１０μ
ｍ以上離れており、第１のバンプが、第１の導電体薄膜
の周縁領域すなわち第１の導電体薄膜のパターンエッジ
と前記誘電体薄膜のパターンエッジ間に形成され、かつ
第２のバンプを第２の導電体薄膜のパターン上に形成さ
れる。
ャパシタの好ましい例では、図３に示すように、誘電体
薄膜のパターンエッジが第１の導電体薄膜のパターンエ
ッジより内側に有り、かつ第２の導電体薄膜のパターン
エッジが誘電体薄膜のパターンエッジより内側に１０μ
ｍ以上離れており、第１のバンプが、第１の導電体薄膜
の周縁領域すなわち第１の導電体薄膜のパターンエッジ
と前記誘電体薄膜のパターンエッジ間に形成され、かつ
第２のバンプを第２の導電体薄膜のパターン上に形成さ
れる。
【００１８】第２の態様にかかる薄膜キャパシタの好ま
しい例では、このような構造をとることにより、耐圧性
が向上し、また、表面リークによる絶縁破壊の確率をさ
らに減少させることができる。また、これらの効果は、
第２の導電体薄膜４のパターンエッジが、誘電体薄膜３
のパターンエッジよりも内側に１０μｍ以上離れている
ことにより、さらに向上する。
しい例では、このような構造をとることにより、耐圧性
が向上し、また、表面リークによる絶縁破壊の確率をさ
らに減少させることができる。また、これらの効果は、
第２の導電体薄膜４のパターンエッジが、誘電体薄膜３
のパターンエッジよりも内側に１０μｍ以上離れている
ことにより、さらに向上する。
【００１９】本発明に用いられる基板材料としては特に
限定されず、熱酸化膜付きＳｉ・ＡｌＮ・グレーズ付き
アルミナ・アルミナ・石英ガラス等が考えられるが、表
面が平滑な基板の方がキャパシタの特性、特に耐電圧・
リーク電流密度の点でより好ましい。誘電体薄膜材料と
してはＳｉＯ2 、Ｔａ2 Ｏ3 、ＳｒＴｉＯ3 、ＢａＳｒ
ＴｉＯ3 をはじめ、薄膜化が可能なものであれば特に限
定されないが、ＳｉＯ2 に対して二桁以上、Ｔａ2 Ｏ3
に対して一桁以上大きな誘電率を有するＳｒＴｉＯ3 、
ＢａＳｒＴｉＯ3 等のペロブスカイト構造を有する酸化
物セラミックスが、大容量化の点ではより望ましい。
限定されず、熱酸化膜付きＳｉ・ＡｌＮ・グレーズ付き
アルミナ・アルミナ・石英ガラス等が考えられるが、表
面が平滑な基板の方がキャパシタの特性、特に耐電圧・
リーク電流密度の点でより好ましい。誘電体薄膜材料と
してはＳｉＯ2 、Ｔａ2 Ｏ3 、ＳｒＴｉＯ3 、ＢａＳｒ
ＴｉＯ3 をはじめ、薄膜化が可能なものであれば特に限
定されないが、ＳｉＯ2 に対して二桁以上、Ｔａ2 Ｏ3
に対して一桁以上大きな誘電率を有するＳｒＴｉＯ3 、
ＢａＳｒＴｉＯ3 等のペロブスカイト構造を有する酸化
物セラミックスが、大容量化の点ではより望ましい。
【００２０】第１・第２の導電体膜材料としてはＡｌ、
Ｐｔ、Ｎｉ、Ｃｒ、Ａｕ、Ｐｄ、ＩＴＯ、ＳｎＯ2 をは
じめ、導電性を示し薄膜化が可能なものであれば特に限
定されないが、誘電体材料としてＳｒＴｉＯ3 、ＢａＳ
ｒＴｉＯ3 等のペロブスカイト構造を有する酸化物セラ
ミックス酸化物を用いる場合、導電体膜と誘電体薄膜と
の界面に反応生成物を作らないようなＰｔ、Ａｕ、Ｐｄ
等の貴金属やＩＴＯ、ＳｎＯ2 等の酸化物が好ましい。
Ｐｔ、Ｎｉ、Ｃｒ、Ａｕ、Ｐｄ、ＩＴＯ、ＳｎＯ2 をは
じめ、導電性を示し薄膜化が可能なものであれば特に限
定されないが、誘電体材料としてＳｒＴｉＯ3 、ＢａＳ
ｒＴｉＯ3 等のペロブスカイト構造を有する酸化物セラ
ミックス酸化物を用いる場合、導電体膜と誘電体薄膜と
の界面に反応生成物を作らないようなＰｔ、Ａｕ、Ｐｄ
等の貴金属やＩＴＯ、ＳｎＯ2 等の酸化物が好ましい。
【００２１】バンプ材料としては半田、Ｃｕ、Ａｕ等が
挙げられるが、低温リフローが可能という点で半田がよ
り好ましい。誘電体薄膜、第１・第２の導電体膜の成膜
方法には特に限定されず、蒸着・スパッタリング等の真
空プロセスの他、陽極酸化・ゾルーゲル法等の湿式法に
よるものでも良い。蒸着・スパッタリング等のようにマ
スク成膜が可能な成膜法を用いれば、ＰＥＰ工程を削減
することができプロセスの簡便化を図ることができる。
また、無機誘電体薄膜としてＳｒＴｉＯ3 、ＢａＳｒＴ
ｉＯ3 等のペロブスカイト構造を有する酸化物セラミッ
クス酸化物誘電体を用いる場合、蒸着やスパッタリング
等の真空プロセスで行なう方が高品質な膜が得られるの
でより好ましい。
挙げられるが、低温リフローが可能という点で半田がよ
り好ましい。誘電体薄膜、第１・第２の導電体膜の成膜
方法には特に限定されず、蒸着・スパッタリング等の真
空プロセスの他、陽極酸化・ゾルーゲル法等の湿式法に
よるものでも良い。蒸着・スパッタリング等のようにマ
スク成膜が可能な成膜法を用いれば、ＰＥＰ工程を削減
することができプロセスの簡便化を図ることができる。
また、無機誘電体薄膜としてＳｒＴｉＯ3 、ＢａＳｒＴ
ｉＯ3 等のペロブスカイト構造を有する酸化物セラミッ
クス酸化物誘電体を用いる場合、蒸着やスパッタリング
等の真空プロセスで行なう方が高品質な膜が得られるの
でより好ましい。
【００２２】バンプ１０１、１０２の形成方法として
は、スクリーン印刷・メッキ・蒸着・ディップ法等が挙
げられるが、プロセスの簡便さという点でスクリーン印
刷法が好ましい。またメッキ法を用いると、第２の導電
体膜をカソードメタルとして兼用出来る。バンプ１０
１，１０２に用いられる材料としては半田、Ｃｕ、Ａｕ
等が挙げられるが、低温リフローが可能という点で半田
がより好ましい。
は、スクリーン印刷・メッキ・蒸着・ディップ法等が挙
げられるが、プロセスの簡便さという点でスクリーン印
刷法が好ましい。またメッキ法を用いると、第２の導電
体膜をカソードメタルとして兼用出来る。バンプ１０
１，１０２に用いられる材料としては半田、Ｃｕ、Ａｕ
等が挙げられるが、低温リフローが可能という点で半田
がより好ましい。
【００２３】
【実施例】以下、本発明の実施例を示し、図面を参照し
て本発明についてさらに詳細に説明するが、その要旨を
超えない限り以下の実施例に限定されるものではない。
図１に、本発明にかかる薄膜キャパシタの一例を示す。
図１の薄膜キャパシタは、以下のようにして作成した。
まず、熱酸化膜付きＳｉウエハを基板１とし、画像反転
型レジストを用いて逆テーパ形に下部電極用リフトオフ
パターンを形成した。この上にＲＦマグネトロンスパッ
タリング装置（（株）芝浦製作所製：ＣＦＳ−８ＥＰ−
５５ＳＣ）を用いて、下部電極Ｐｔ１００ｎｍを成膜し
た後、レジスト剥離処理により下部電極パターン２を形
成した。この上に誘電体層３としてＳｒＴｉＯ3 １００
ｎｍを基板温度４００℃でＲＦマグネトロンスパッタリ
ング成膜した後ＰＥＰ工程・エッチング工程・レジスト
剥離工程によりＳｒＴｉＯ3 膜３をパターニングした。
その後、Ｎｉ１００ｎｍを３５０℃の温度条件でＲＦマ
グネトロンスパッタリング成膜し、ＰＥＰ工程・Ｎｉエ
ッチング・レジスト剥離工程により上部電極４を形成し
た。このとき、誘電体層３のパターンエッジと第２の導
電体薄膜４のパターンエッジ間の距離ｄを、１０μｍ以
上に設定した。このキャパシタの下部電極２および上部
電極４の上に半田ペースト１０２をスクリーン印刷によ
り形成し、バンプ構造とした。なお、このときバンプ１
０２と、上部電極４とを、例えば金を用いて共通にする
ことにより、バンプ１０２の積層工程を省くことができ
る。
て本発明についてさらに詳細に説明するが、その要旨を
超えない限り以下の実施例に限定されるものではない。
図１に、本発明にかかる薄膜キャパシタの一例を示す。
図１の薄膜キャパシタは、以下のようにして作成した。
まず、熱酸化膜付きＳｉウエハを基板１とし、画像反転
型レジストを用いて逆テーパ形に下部電極用リフトオフ
パターンを形成した。この上にＲＦマグネトロンスパッ
タリング装置（（株）芝浦製作所製：ＣＦＳ−８ＥＰ−
５５ＳＣ）を用いて、下部電極Ｐｔ１００ｎｍを成膜し
た後、レジスト剥離処理により下部電極パターン２を形
成した。この上に誘電体層３としてＳｒＴｉＯ3 １００
ｎｍを基板温度４００℃でＲＦマグネトロンスパッタリ
ング成膜した後ＰＥＰ工程・エッチング工程・レジスト
剥離工程によりＳｒＴｉＯ3 膜３をパターニングした。
その後、Ｎｉ１００ｎｍを３５０℃の温度条件でＲＦマ
グネトロンスパッタリング成膜し、ＰＥＰ工程・Ｎｉエ
ッチング・レジスト剥離工程により上部電極４を形成し
た。このとき、誘電体層３のパターンエッジと第２の導
電体薄膜４のパターンエッジ間の距離ｄを、１０μｍ以
上に設定した。このキャパシタの下部電極２および上部
電極４の上に半田ペースト１０２をスクリーン印刷によ
り形成し、バンプ構造とした。なお、このときバンプ１
０２と、上部電極４とを、例えば金を用いて共通にする
ことにより、バンプ１０２の積層工程を省くことができ
る。
【００２４】また、図２に、図１の薄膜キャパシタを用
いたバンプ実装構造部品の該略図を示す。図２に示すよ
うに、このようにして得られたバンプ付き薄膜キャパシ
タを、配線形成済みのモジュール基板上に実装してリフ
ローすることで、薄膜キャパシタのバンプ実装構造部品
とした。なお、図２中、１は基板、２は下部電極である
第１の導電体薄膜、３は誘電体層、４は上部電極である
第２の導電体薄膜、９はモジュール基板、１０１，１０
２は、第１のバンプ及び第２のバンプをそれぞれ示して
いる。本実施例では、バンプ１０１を薄膜キャパシタ上
に形成して実装したが、バンプ１０１をモジュール基板
９上に形成した後、薄膜キャパシタをマウントして実装
しても良い。この薄膜キャパシタの誘電特性を、ＨＰ４
１４０Ｂ（（株）横河ヒューレット・パッカード製）を
用いて測定したところ、キャパシタサイズ１００μｍ×
１００μｍに対し静電容量Ｃ＝６００ｐＦの値が得ら
れ、５０Ｖ以上の耐電圧特性が得られた。また、３Ｖ印
加時のリーク電流密度は、１０-7Ａ／ｃｍ2 以下であ
り、良好なリーク特性を示した。
いたバンプ実装構造部品の該略図を示す。図２に示すよ
うに、このようにして得られたバンプ付き薄膜キャパシ
タを、配線形成済みのモジュール基板上に実装してリフ
ローすることで、薄膜キャパシタのバンプ実装構造部品
とした。なお、図２中、１は基板、２は下部電極である
第１の導電体薄膜、３は誘電体層、４は上部電極である
第２の導電体薄膜、９はモジュール基板、１０１，１０
２は、第１のバンプ及び第２のバンプをそれぞれ示して
いる。本実施例では、バンプ１０１を薄膜キャパシタ上
に形成して実装したが、バンプ１０１をモジュール基板
９上に形成した後、薄膜キャパシタをマウントして実装
しても良い。この薄膜キャパシタの誘電特性を、ＨＰ４
１４０Ｂ（（株）横河ヒューレット・パッカード製）を
用いて測定したところ、キャパシタサイズ１００μｍ×
１００μｍに対し静電容量Ｃ＝６００ｐＦの値が得ら
れ、５０Ｖ以上の耐電圧特性が得られた。また、３Ｖ印
加時のリーク電流密度は、１０-7Ａ／ｃｍ2 以下であ
り、良好なリーク特性を示した。
【００２５】また、図３は本発明にかかる薄膜キャパシ
タの好ましい態様を示す図である。図４は図３に示す薄
膜キャパシタのバンプ実装構造部品例を示す図である。
図３及び図４において、１は基板、２は下部電極層とな
る第１の導電体膜、３は誘電体層、４は上部電極層とな
る第２の導電体膜、１０１は第１のバンプ、１０２は第
２のバンプ、９はモジュール基板である。
タの好ましい態様を示す図である。図４は図３に示す薄
膜キャパシタのバンプ実装構造部品例を示す図である。
図３及び図４において、１は基板、２は下部電極層とな
る第１の導電体膜、３は誘電体層、４は上部電極層とな
る第２の導電体膜、１０１は第１のバンプ、１０２は第
２のバンプ、９はモジュール基板である。
【００２６】この薄膜キャパシタの製造方法を以下に示
す。先ず基板として熱酸化膜付きＳｉウェハ１を用意し
画像反転型レジストを用いて逆テーパ状に下部電極リフ
トオフパターンを形成した。この上にＲＦマグネトロン
スパッタリング装置（（株）芝浦製作所製：ＣＦＳ−８
ＥＰ−５５ＳＣ）を用いてＰｔ５０ｎｍを成膜し、レジ
スト剥離工程により３００μｍ径の下部電極２を形成し
た。この上に（Ｂａ5Ｓｒ5 ）ＴｉＯ3 ２００ｎｍ、Ｎ
ｉ１００ｎｍを、それぞれ５００℃、３５０℃の温度条
件で順次成膜した後、各層に対しＰＥＰ工程・エッチン
グ工程・レジスト剥離工程を施して同心円状に誘電体層
３、上部電極４を形成する。このとき、図３に示すよう
に下部電極２のパターンエッジの内側に誘電体層３のパ
ターンエッジ、誘電体層３のパターンの内側に上部電極
４のパターンエッジが有るように、誘電体層３を２５０
μｍ径、上部電極４を２００μｍ径にした。本実施例で
は下部電極２、誘電体層３および上部電極４のパターン
をいずれも円形にしたが、パターンの形状に特に限定さ
れるものではなく、矩形等でも良い。また本実施例で
は、上部電極４（Ｎｉ）のパターニングの際に下部電極
２（Ｐｔ）上のＮｉをエッチングしたが、バンプ１０２
の形成方法例えば電気メッキなどによってＰｔ上にＮｉ
をパターニングし残しても良い。
す。先ず基板として熱酸化膜付きＳｉウェハ１を用意し
画像反転型レジストを用いて逆テーパ状に下部電極リフ
トオフパターンを形成した。この上にＲＦマグネトロン
スパッタリング装置（（株）芝浦製作所製：ＣＦＳ−８
ＥＰ−５５ＳＣ）を用いてＰｔ５０ｎｍを成膜し、レジ
スト剥離工程により３００μｍ径の下部電極２を形成し
た。この上に（Ｂａ5Ｓｒ5 ）ＴｉＯ3 ２００ｎｍ、Ｎ
ｉ１００ｎｍを、それぞれ５００℃、３５０℃の温度条
件で順次成膜した後、各層に対しＰＥＰ工程・エッチン
グ工程・レジスト剥離工程を施して同心円状に誘電体層
３、上部電極４を形成する。このとき、図３に示すよう
に下部電極２のパターンエッジの内側に誘電体層３のパ
ターンエッジ、誘電体層３のパターンの内側に上部電極
４のパターンエッジが有るように、誘電体層３を２５０
μｍ径、上部電極４を２００μｍ径にした。本実施例で
は下部電極２、誘電体層３および上部電極４のパターン
をいずれも円形にしたが、パターンの形状に特に限定さ
れるものではなく、矩形等でも良い。また本実施例で
は、上部電極４（Ｎｉ）のパターニングの際に下部電極
２（Ｐｔ）上のＮｉをエッチングしたが、バンプ１０２
の形成方法例えば電気メッキなどによってＰｔ上にＮｉ
をパターニングし残しても良い。
【００２７】このキャパシタの下部電極２と上部電極４
上に半田ペーストをスクリーン印刷により形成し、バン
プ構造とする。このとき図３に示すように、下部電極２
のパターンエッジと誘電体層３のパターンエッジを埋め
るように円環状に、第１のバンプ１０１を形成した。さ
らにバンプ付き薄膜キャパシタを図４に示すように配線
形成済みのモジュール基板７上に実装してリフローする
ことで、薄膜キャパシタのバンプ実装構造部品とした。
本実施例ではバンプ１０１、１０２を薄膜キャパシタ上
に形成して実装したが、バンプ１０１、１０２をモジュ
ール基板９上に形成した後、薄膜キャパシタをマウント
して実装しても良い。
上に半田ペーストをスクリーン印刷により形成し、バン
プ構造とする。このとき図３に示すように、下部電極２
のパターンエッジと誘電体層３のパターンエッジを埋め
るように円環状に、第１のバンプ１０１を形成した。さ
らにバンプ付き薄膜キャパシタを図４に示すように配線
形成済みのモジュール基板７上に実装してリフローする
ことで、薄膜キャパシタのバンプ実装構造部品とした。
本実施例ではバンプ１０１、１０２を薄膜キャパシタ上
に形成して実装したが、バンプ１０１、１０２をモジュ
ール基板９上に形成した後、薄膜キャパシタをマウント
して実装しても良い。
【００２８】このキャパシタの誘電特性の周波数依存性
を、ＨＰ４１４０Ｂ（（株）横河ヒューレット・パッカ
ード製）を用いて誘電特性を測定したところ、２ＧＨｚ
まで周波数依存性がなくεr ＝５００、ｔａｎδ＝０．
０１の値が得られた。
を、ＨＰ４１４０Ｂ（（株）横河ヒューレット・パッカ
ード製）を用いて誘電特性を測定したところ、２ＧＨｚ
まで周波数依存性がなくεr ＝５００、ｔａｎδ＝０．
０１の値が得られた。
【００２９】
【発明の効果】以上詳しく説明したように、本発明によ
れば、素子の実装面積が飛躍的に減少するだけでなく、
従来のワイヤボンディング実装の場合には回避できない
誘電体部の段差がない素子構造が可能になるので、小型
かつ耐電圧特性に優れる大容量のキャパシタを供給する
ことができる。
れば、素子の実装面積が飛躍的に減少するだけでなく、
従来のワイヤボンディング実装の場合には回避できない
誘電体部の段差がない素子構造が可能になるので、小型
かつ耐電圧特性に優れる大容量のキャパシタを供給する
ことができる。
【００３０】また、本発明の第２の態様によれば、さら
に、モジュール基板上に実装された後も、高周波ノイズ
に強く、耐蝕性・耐環境性に優れた薄膜キャパシタを提
供することができる。
に、モジュール基板上に実装された後も、高周波ノイズ
に強く、耐蝕性・耐環境性に優れた薄膜キャパシタを提
供することができる。
【図１】 本発明の薄膜キャパシタの構造の一例を説明
するための図
するための図
【図２】 図１の薄膜キャパシタをバンプ実装構造部品
とした例を示す図
とした例を示す図
【図３】 本発明の薄膜キャパシタの構造の他の一例を
説明するための図
説明するための図
【図４】 図３の薄膜キャパシタをバンプ実装構造部品
とした例を示す図
とした例を示す図
【図５】 従来のワイヤボンディング実装用の薄膜キャ
パシタの構成を示す図
パシタの構成を示す図
１…基板、 ２…下部電極、 ３…誘電体層、 ４…上部電極、 ５…パッド、 ６…ワイヤ、 ７…キャパシタ構成部、 ８…段差、 ９…モジュール基板、 １０１，１０２…バンプ
Claims (2)
- 【請求項１】 基板と、該基板上に形成された第１の導
電体薄膜と、該第１の導電体薄膜上の異なる領域に各々
形成された誘電体薄膜及び第１のバンプと、該誘電体薄
膜上に積層された第２の導電体薄膜と、該第２の導電体
薄膜上に形成された第２のバンプとを具備することを特
徴とする薄膜キャパシタ。 - 【請求項２】 基板と、該基板上に形成された第１の導
電体薄膜と、該第１の導電体薄膜上面の周縁領域に形成
された第１のバンプと、該周縁領域の内側の領域に積層
された誘電体薄膜と、該誘電体薄膜上に積層された第２
の導電体薄膜と、該第２の導電体薄膜上に形成された第
２のバンプとを具備することを特徴とする薄膜キャパシ
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5097495A JPH08250659A (ja) | 1995-03-10 | 1995-03-10 | 薄膜キャパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5097495A JPH08250659A (ja) | 1995-03-10 | 1995-03-10 | 薄膜キャパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08250659A true JPH08250659A (ja) | 1996-09-27 |
Family
ID=12873792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5097495A Pending JPH08250659A (ja) | 1995-03-10 | 1995-03-10 | 薄膜キャパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08250659A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624500B2 (en) * | 2000-11-30 | 2003-09-23 | Kyocera Corporation | Thin-film electronic component and motherboard |
| JP2008028464A (ja) * | 2006-07-18 | 2008-02-07 | Tdk Corp | Ｌｃフィルタ |
| WO2008035536A1 (fr) * | 2006-09-21 | 2008-03-27 | Panasonic Corporation | Puce de semi-conducteur, module de montage de semi-conducteur, dispositif de communication mobile, et procédé de production d'une puce de semi-conducteur |
| US8730647B2 (en) | 2008-02-07 | 2014-05-20 | Ibiden Co., Ltd. | Printed wiring board with capacitor |
| US20160141107A1 (en) * | 2014-11-13 | 2016-05-19 | Wisol Co., Ltd. | Capacitor for saw filter, saw filter and method of manufacturing thereof |
-
1995
- 1995-03-10 JP JP5097495A patent/JPH08250659A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624500B2 (en) * | 2000-11-30 | 2003-09-23 | Kyocera Corporation | Thin-film electronic component and motherboard |
| JP2008028464A (ja) * | 2006-07-18 | 2008-02-07 | Tdk Corp | Ｌｃフィルタ |
| JP4618206B2 (ja) * | 2006-07-18 | 2011-01-26 | Ｔｄｋ株式会社 | Ｌｃフィルタ |
| WO2008035536A1 (fr) * | 2006-09-21 | 2008-03-27 | Panasonic Corporation | Puce de semi-conducteur, module de montage de semi-conducteur, dispositif de communication mobile, et procédé de production d'une puce de semi-conducteur |
| US7943518B2 (en) | 2006-09-21 | 2011-05-17 | Panasonic Corporation | Semiconductor chip, semiconductor mounting module, mobile communication device, and process for producing semiconductor chip |
| US8324623B2 (en) | 2006-09-21 | 2012-12-04 | Panasonic Corporation | Semiconductor chip, semiconductor mounting module, mobile communication device, and process for producing semiconductor chip |
| US8730647B2 (en) | 2008-02-07 | 2014-05-20 | Ibiden Co., Ltd. | Printed wiring board with capacitor |
| US20160141107A1 (en) * | 2014-11-13 | 2016-05-19 | Wisol Co., Ltd. | Capacitor for saw filter, saw filter and method of manufacturing thereof |
| US9654084B2 (en) * | 2014-11-13 | 2017-05-16 | Wisol Co., Ltd. | Capacitor for saw filter, saw filter and method of manufacturing thereof |
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