JP2001024056A - 半導体装置の多層配線装置及びその製造方法 - Google Patents
半導体装置の多層配線装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 配線部の薄膜化を図る他、配線に要する面積
の縮小、同一面積での配線容量の減少に加え、電圧依存
性のない容量素子を形成することができ、少ないプロセ
スで配線数を増すことができる多層配線装置及びその製
造方法を得る。 【解決手段】 集積回路が形成された半導体基板上にＳ
i Ｏ2 系の層間膜を複数積層し、集積回路に対する配線
を構成する金属膜を２以上の層間膜に設けるようにした
多層配線装置において、所定の層間膜４に配線を構成す
る金属膜４２と、隣接する他の層間膜の配線を接続する
プラグ４３とを設けるようにした構成。
の縮小、同一面積での配線容量の減少に加え、電圧依存
性のない容量素子を形成することができ、少ないプロセ
スで配線数を増すことができる多層配線装置及びその製
造方法を得る。 【解決手段】 集積回路が形成された半導体基板上にＳ
i Ｏ2 系の層間膜を複数積層し、集積回路に対する配線
を構成する金属膜を２以上の層間膜に設けるようにした
多層配線装置において、所定の層間膜４に配線を構成す
る金属膜４２と、隣接する他の層間膜の配線を接続する
プラグ４３とを設けるようにした構成。
Description
【０００１】
【発明の属する技術分野】こ発明は、半導体装置の多層
配線装置、特にダマシン技術を用いて形成する多層配線
装置及びその製造方法に関するものである。
配線装置、特にダマシン技術を用いて形成する多層配線
装置及びその製造方法に関するものである。
【０００２】
【従来の技術】従来の半導体装置における多層配線装置
は、集積回路を形成した半導体基板上にＳi Ｏ2 系の層
間膜を複数層形成し、各層の層間膜あるいは２層毎の層
間膜に配線を形成していた。この場合、上下に隣接する
配線の接続は、配線間に位置する層間膜にスルーホール
を形成し、その内部に金属を埋め込んでプラグを形成す
ると共に、プラグの両端を上下の配線にそれぞれ接続す
ることによって行なっていた。
は、集積回路を形成した半導体基板上にＳi Ｏ2 系の層
間膜を複数層形成し、各層の層間膜あるいは２層毎の層
間膜に配線を形成していた。この場合、上下に隣接する
配線の接続は、配線間に位置する層間膜にスルーホール
を形成し、その内部に金属を埋め込んでプラグを形成す
ると共に、プラグの両端を上下の配線にそれぞれ接続す
ることによって行なっていた。
【０００３】
【発明が解決しようとする課題】従来の多層配線装置は
以上のように構成されていたため、スルーホール、即ち
プラグが形成される層間膜には配線を形成することがで
きず、スルーホールの上側及び下側の層間膜に形成され
ていた。従って、多層配線を構成する配線部の厚さが大
となり、層間膜等のストレスによってウェハに反りが生
じ、ウェハプロセス中におけるウェハの吸着ミスや、写
真製版時におけるデフォーカスが生じるなどの問題があ
った。
以上のように構成されていたため、スルーホール、即ち
プラグが形成される層間膜には配線を形成することがで
きず、スルーホールの上側及び下側の層間膜に形成され
ていた。従って、多層配線を構成する配線部の厚さが大
となり、層間膜等のストレスによってウェハに反りが生
じ、ウェハプロセス中におけるウェハの吸着ミスや、写
真製版時におけるデフォーカスが生じるなどの問題があ
った。
【０００４】この発明は、このような問題点を解消する
ためになされたもので、配線部の薄膜化を図ることがで
きる他、配線に要する面積の縮小、同一面積での配線容
量の減少に加え、電圧依存性のない容量素子を形成する
ことができる多層配線装置、更には、少ないプロセスで
配線数を増すことができる製造方法を提供しようとする
ものである。
ためになされたもので、配線部の薄膜化を図ることがで
きる他、配線に要する面積の縮小、同一面積での配線容
量の減少に加え、電圧依存性のない容量素子を形成する
ことができる多層配線装置、更には、少ないプロセスで
配線数を増すことができる製造方法を提供しようとする
ものである。
【０００５】
【課題を解決するための手段】この発明に係る半導体装
置の多層配線装置は、集積回路が形成された半導体基板
上にＳi Ｏ2 系の層間膜を複数積層し、集積回路に対す
る配線を構成する金属膜を２以上の層間膜に設けるよう
にした多層配線装置において、所定の層間膜に配線を構
成する金属膜と、隣接する他の層間膜の配線を接続する
プラグとを設けるようにしたものである。
置の多層配線装置は、集積回路が形成された半導体基板
上にＳi Ｏ2 系の層間膜を複数積層し、集積回路に対す
る配線を構成する金属膜を２以上の層間膜に設けるよう
にした多層配線装置において、所定の層間膜に配線を構
成する金属膜と、隣接する他の層間膜の配線を接続する
プラグとを設けるようにしたものである。
【０００６】この発明に係る半導体装置の多層配線装置
は、また、集積回路が形成された半導体基板上にＳi Ｏ
2 系の層間膜を複数積層し、集積回路に対する配線を構
成する金属膜を２以上の層間膜に設けるようにした多層
配線装置において、隣接する層間膜の所定の位置にそれ
ぞれの配線を構成する金属膜を設け、両層間膜の金属膜
を結合して厚い配線を形成するようにしたものである。
は、また、集積回路が形成された半導体基板上にＳi Ｏ
2 系の層間膜を複数積層し、集積回路に対する配線を構
成する金属膜を２以上の層間膜に設けるようにした多層
配線装置において、隣接する層間膜の所定の位置にそれ
ぞれの配線を構成する金属膜を設け、両層間膜の金属膜
を結合して厚い配線を形成するようにしたものである。
【０００７】この発明に係る半導体装置の多層配線装置
は、また、隣接する層間膜の間に、層間膜に対してエッ
チング選択比のとれる材料で構成された絶縁膜を設ける
ようにしたものである。
は、また、隣接する層間膜の間に、層間膜に対してエッ
チング選択比のとれる材料で構成された絶縁膜を設ける
ようにしたものである。
【０００８】この発明に係る半導体装置の多層配線装置
は、また、集積回路が形成された半導体基板上にＳi Ｏ
2 系の層間膜を複数積層し、集積回路に対する配線を構
成する金属膜を２以上の層間膜に設けるようにした多層
配線装置において、隣接する所定の層間膜の間に、層間
膜に対してエッチング選択比のとれる材料で構成された
絶縁膜を設けると共に、絶縁膜を挟む各層間膜にそれぞ
れ金属膜を設け、容量素子を構成するようにしたもので
ある。
は、また、集積回路が形成された半導体基板上にＳi Ｏ
2 系の層間膜を複数積層し、集積回路に対する配線を構
成する金属膜を２以上の層間膜に設けるようにした多層
配線装置において、隣接する所定の層間膜の間に、層間
膜に対してエッチング選択比のとれる材料で構成された
絶縁膜を設けると共に、絶縁膜を挟む各層間膜にそれぞ
れ金属膜を設け、容量素子を構成するようにしたもので
ある。
【０００９】この発明に係る半導体装置における多層配
線装置の製造方法は、集積回路が形成された半導体基板
上に、Ｓi Ｏ2 系の第１及び第２の層間膜を設け、両層
間膜の間に第１の絶縁膜を形成すると共に、第２の層間
膜に集積回路に対する配線を構成する第１の金属膜をダ
マシン技術によって形成する工程、第２の層間膜及び第
１の金属膜上にＳi Ｏ2 系の層間膜に対してエッチング
選択比のとれる材料からなる第２の絶縁膜を形成する工
程、第２の絶縁膜の上にＳi Ｏ2 系の第３の層間膜を形
成する工程、第３の層間膜上に第１のフォトレジストを
形成し、第１の金属膜に対応する位置とは異なる位置に
開口を形成する工程、第１のフォトレジストをマスクに
すると共に、第２の絶縁膜に対する第３の層間膜のエッ
チングレートが７倍以上の異方性エッチングで第２の絶
縁膜をエッチングストッパとして第３の層間膜をエッチ
ングする工程、第３の層間膜のエッチングされた部分を
含めて第３の層間膜上に第２のフォトレジストを形成
し、第１の金属膜と対応する部分に開口を形成する工
程、第２のフォトレジストをマスクにして異方性エッチ
ングで第３の層間膜及び第２の絶縁膜をエッチングする
工程、第３の層間膜のエッチング部分にダマシン技術に
よって金属膜を埋め込み、集積回路に対する配線及び第
１の金属膜に対するプラグを形成する工程を含むもので
ある。
線装置の製造方法は、集積回路が形成された半導体基板
上に、Ｓi Ｏ2 系の第１及び第２の層間膜を設け、両層
間膜の間に第１の絶縁膜を形成すると共に、第２の層間
膜に集積回路に対する配線を構成する第１の金属膜をダ
マシン技術によって形成する工程、第２の層間膜及び第
１の金属膜上にＳi Ｏ2 系の層間膜に対してエッチング
選択比のとれる材料からなる第２の絶縁膜を形成する工
程、第２の絶縁膜の上にＳi Ｏ2 系の第３の層間膜を形
成する工程、第３の層間膜上に第１のフォトレジストを
形成し、第１の金属膜に対応する位置とは異なる位置に
開口を形成する工程、第１のフォトレジストをマスクに
すると共に、第２の絶縁膜に対する第３の層間膜のエッ
チングレートが７倍以上の異方性エッチングで第２の絶
縁膜をエッチングストッパとして第３の層間膜をエッチ
ングする工程、第３の層間膜のエッチングされた部分を
含めて第３の層間膜上に第２のフォトレジストを形成
し、第１の金属膜と対応する部分に開口を形成する工
程、第２のフォトレジストをマスクにして異方性エッチ
ングで第３の層間膜及び第２の絶縁膜をエッチングする
工程、第３の層間膜のエッチング部分にダマシン技術に
よって金属膜を埋め込み、集積回路に対する配線及び第
１の金属膜に対するプラグを形成する工程を含むもので
ある。
【００１０】この発明に係る半導体装置における多層配
線装置の製造方法は、また、集積回路が形成された半導
体基板上に、Ｓi Ｏ2 系の第１及び第２の層間膜を設
け、両層間膜の間に第１の絶縁膜を形成すると共に、第
２の層間膜に集積回路に対する配線を構成する第３の金
属膜をダマシン技術によって形成する工程、第２の層間
膜及び第３の金属膜上にＳi Ｏ2 系の層間膜に対してエ
ッチング選択比のとれる材料からなる第２の絶縁膜を形
成する工程、第２の絶縁膜の上にＳi Ｏ2 系の第３の層
間膜を形成する工程、第３の層間膜上にフォトレジスト
を形成し、第３の金属膜と対応する位置に開口を形成す
る工程、フォトレジストをマスクとした異方性エッチン
グで第３の層間膜及び第２の絶縁膜をエッチングする工
程、第３の層間膜のエッチング部分にダマシン技術によ
って金属膜を埋め込み、第３の金属膜と共に厚い配線を
形成する工程を含むものである。
線装置の製造方法は、また、集積回路が形成された半導
体基板上に、Ｓi Ｏ2 系の第１及び第２の層間膜を設
け、両層間膜の間に第１の絶縁膜を形成すると共に、第
２の層間膜に集積回路に対する配線を構成する第３の金
属膜をダマシン技術によって形成する工程、第２の層間
膜及び第３の金属膜上にＳi Ｏ2 系の層間膜に対してエ
ッチング選択比のとれる材料からなる第２の絶縁膜を形
成する工程、第２の絶縁膜の上にＳi Ｏ2 系の第３の層
間膜を形成する工程、第３の層間膜上にフォトレジスト
を形成し、第３の金属膜と対応する位置に開口を形成す
る工程、フォトレジストをマスクとした異方性エッチン
グで第３の層間膜及び第２の絶縁膜をエッチングする工
程、第３の層間膜のエッチング部分にダマシン技術によ
って金属膜を埋め込み、第３の金属膜と共に厚い配線を
形成する工程を含むものである。
【００１１】この発明に係る半導体装置における多層配
線装置の製造方法は、また、集積回路が形成された半導
体基板上に、Ｓi Ｏ2 系の第１及び第２の層間膜を設
け、両層間膜の間に第１の絶縁膜を形成すると共に、第
２の層間膜に容量素子の一方の電極を構成する第２の金
属膜をダマシン技術によって形成する工程、第２の層間
膜及び第２の金属膜上にＳi Ｏ2 系の層間膜に対してエ
ッチング選択比のとれる材料からなる第２の絶縁膜を形
成する工程、第２の絶縁膜の上にＳi Ｏ2 系の第３の層
間膜を形成する工程、第３の層間膜上にフォトレジスト
を形成し、第２の金属膜と対応する位置に開口を形成す
る工程、フォトレジストをマスクにすると共に、第２の
絶縁膜に対する第３の層間膜のエッチングレートが７倍
以上の異方性エッチングで第２の絶縁膜をエッチングス
トッパとして第３の層間膜をエッチングする工程、第３
の層間膜のエッチング部分にダマシン技術によって金属
膜を埋め込み、第２の金属膜及び第２の絶縁膜と共に形
成する容量素子の他方の電極を形成する工程を含むもの
である。
線装置の製造方法は、また、集積回路が形成された半導
体基板上に、Ｓi Ｏ2 系の第１及び第２の層間膜を設
け、両層間膜の間に第１の絶縁膜を形成すると共に、第
２の層間膜に容量素子の一方の電極を構成する第２の金
属膜をダマシン技術によって形成する工程、第２の層間
膜及び第２の金属膜上にＳi Ｏ2 系の層間膜に対してエ
ッチング選択比のとれる材料からなる第２の絶縁膜を形
成する工程、第２の絶縁膜の上にＳi Ｏ2 系の第３の層
間膜を形成する工程、第３の層間膜上にフォトレジスト
を形成し、第２の金属膜と対応する位置に開口を形成す
る工程、フォトレジストをマスクにすると共に、第２の
絶縁膜に対する第３の層間膜のエッチングレートが７倍
以上の異方性エッチングで第２の絶縁膜をエッチングス
トッパとして第３の層間膜をエッチングする工程、第３
の層間膜のエッチング部分にダマシン技術によって金属
膜を埋め込み、第２の金属膜及び第２の絶縁膜と共に形
成する容量素子の他方の電極を形成する工程を含むもの
である。
【００１２】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図にもとづいて説明する。図１は、この
発明の実施の形態１の構成を示す断面図であり、層間膜
を５層に積層して多層配線を構成するもので、集積回路
を形成した半導体基板を省略して多層配線装置のみを示
している。この図において、１はＳi Ｏ2 系の第１の層
間膜、２は第１の層間膜の上面に形成された第１の絶縁
膜で、第１の層間膜１に対してエッチング選択比のとれ
る材料、例えば窒化シリコンで形成されている。３〜６
はそれぞれ第１の層間膜と同材料で形成された第２〜第
５の層間膜、７〜９はそれぞれ第１の絶縁膜と同材料で
形成され、各層間膜の間に形成された第２〜第４の絶縁
膜、３１は第２の層間膜３に埋め込まれて配線を構成す
る第１の金属膜、３２は同じく第２の層間膜３に埋め込
まれて容量素子の一方の電極を構成する第２の金属膜、
３３は同じく第２の層間膜３に埋め込まれて別の配線を
構成する第３の金属膜、４１は第３の層間膜４におい
て、第３の金属膜３３に対応する部分に埋め込まれた第
４の金属膜で、第３の金属膜３３との間に存在する第２
の絶縁膜７を除去して第３の金属膜３３と接合され、厚
い配線を形成するものである。
実施の形態１を図にもとづいて説明する。図１は、この
発明の実施の形態１の構成を示す断面図であり、層間膜
を５層に積層して多層配線を構成するもので、集積回路
を形成した半導体基板を省略して多層配線装置のみを示
している。この図において、１はＳi Ｏ2 系の第１の層
間膜、２は第１の層間膜の上面に形成された第１の絶縁
膜で、第１の層間膜１に対してエッチング選択比のとれ
る材料、例えば窒化シリコンで形成されている。３〜６
はそれぞれ第１の層間膜と同材料で形成された第２〜第
５の層間膜、７〜９はそれぞれ第１の絶縁膜と同材料で
形成され、各層間膜の間に形成された第２〜第４の絶縁
膜、３１は第２の層間膜３に埋め込まれて配線を構成す
る第１の金属膜、３２は同じく第２の層間膜３に埋め込
まれて容量素子の一方の電極を構成する第２の金属膜、
３３は同じく第２の層間膜３に埋め込まれて別の配線を
構成する第３の金属膜、４１は第３の層間膜４におい
て、第３の金属膜３３に対応する部分に埋め込まれた第
４の金属膜で、第３の金属膜３３との間に存在する第２
の絶縁膜７を除去して第３の金属膜３３と接合され、厚
い配線を形成するものである。
【００１３】また、４２は第３の層間膜４において、い
ずれの金属膜とも対応しない部分に埋め込まれ、別の配
線を構成する第５の金属膜、４３は第３の層間膜４にお
いて、第１の金属膜３１と対応する部分に埋め込まれた
第６の金属膜で、第１の金属膜３１との間に存在する第
２の絶縁膜７を除去して第１の金属膜３１と接合され、
後述する第８の金属膜との間のプラグを構成するもので
ある。４４は第３の層間膜４において、第２の金属膜３
２と対応する部分に埋め込まれた第７の金属膜で、第２
の絶縁膜７を介して第２の金属膜３２との間に形成され
る容量素子の他方の電極を構成するものである。５１は
第４の層間膜５において、第６の金属膜４３と対応する
部分に埋め込まれ、別の配線を構成する第８の金属膜
で、第６の金属膜４３との間に存在する第３の絶縁膜８
を除去してプラグとしての第６の金属膜４３と接合され
ている。５２は第４の層間膜５に埋め込まれて別の配線
を構成する第９の金属膜である。
ずれの金属膜とも対応しない部分に埋め込まれ、別の配
線を構成する第５の金属膜、４３は第３の層間膜４にお
いて、第１の金属膜３１と対応する部分に埋め込まれた
第６の金属膜で、第１の金属膜３１との間に存在する第
２の絶縁膜７を除去して第１の金属膜３１と接合され、
後述する第８の金属膜との間のプラグを構成するもので
ある。４４は第３の層間膜４において、第２の金属膜３
２と対応する部分に埋め込まれた第７の金属膜で、第２
の絶縁膜７を介して第２の金属膜３２との間に形成され
る容量素子の他方の電極を構成するものである。５１は
第４の層間膜５において、第６の金属膜４３と対応する
部分に埋め込まれ、別の配線を構成する第８の金属膜
で、第６の金属膜４３との間に存在する第３の絶縁膜８
を除去してプラグとしての第６の金属膜４３と接合され
ている。５２は第４の層間膜５に埋め込まれて別の配線
を構成する第９の金属膜である。
【００１４】なお、図１は説明の都合上、配線装置に設
けられる種々の要素をまとめて図示したものであるが、
現実の配線装置においては、回路構成に応じて必要な要
素のみが適宜組み込まれるものであることは云うまでも
ない。容量素子を構成する第２の金属膜３２と第７の金
属膜４４については、容量素子が必要とされる回路構成
の配線装置において、必要な個所に形成されることにな
る。実施の形態１においては、プラグを構成する第６の
金属膜４３と、他の配線を構成する第４の金属膜４１ま
たは第５の金属膜４２が、同じ層間膜である第３の層間
膜４に形成されている点を特徴とするものである。な
お、図１に示す配線装置の製造方法については後述す
る。
けられる種々の要素をまとめて図示したものであるが、
現実の配線装置においては、回路構成に応じて必要な要
素のみが適宜組み込まれるものであることは云うまでも
ない。容量素子を構成する第２の金属膜３２と第７の金
属膜４４については、容量素子が必要とされる回路構成
の配線装置において、必要な個所に形成されることにな
る。実施の形態１においては、プラグを構成する第６の
金属膜４３と、他の配線を構成する第４の金属膜４１ま
たは第５の金属膜４２が、同じ層間膜である第３の層間
膜４に形成されている点を特徴とするものである。な
お、図１に示す配線装置の製造方法については後述す
る。
【００１５】実施の形態１は、上述のような構成とされ
ているため、配線数を同じとすれば、従来の構成に比し
て配線装置全体の膜厚を薄くすることが可能となる。従
って、ウェハの反り等を小さくすることができ、ウェハ
プロセス中のウェハ吸着ミスや、写真製版時のデフォー
カスを抑えることができる。なお、第１の絶縁膜２〜第
４の絶縁膜９については、一部の膜が存在しなくても同
等の効果を期待することができる。
ているため、配線数を同じとすれば、従来の構成に比し
て配線装置全体の膜厚を薄くすることが可能となる。従
って、ウェハの反り等を小さくすることができ、ウェハ
プロセス中のウェハ吸着ミスや、写真製版時のデフォー
カスを抑えることができる。なお、第１の絶縁膜２〜第
４の絶縁膜９については、一部の膜が存在しなくても同
等の効果を期待することができる。
【００１６】実施の形態２．次に、この発明の実施の形
態２を図にもとづいて説明する。この実施の形態は図１
において、第３の金属膜３３及び第４の金属膜４１で示
すように、第２の層間膜３と第３の層間膜４とに跨がる
厚い配線を形成するものである。このような構成とする
ことにより、配線が占有する面積を抑えることができ
る。なお、第１の絶縁膜２〜第４の絶縁膜９について
は、一部の膜が存在しなくても同等の効果を期待するこ
とができる。
態２を図にもとづいて説明する。この実施の形態は図１
において、第３の金属膜３３及び第４の金属膜４１で示
すように、第２の層間膜３と第３の層間膜４とに跨がる
厚い配線を形成するものである。このような構成とする
ことにより、配線が占有する面積を抑えることができ
る。なお、第１の絶縁膜２〜第４の絶縁膜９について
は、一部の膜が存在しなくても同等の効果を期待するこ
とができる。
【００１７】実施の形態３．次に、この発明の実施の形
態３を図にもとづいて説明する。この実施の形態は図１
において、第２の金属膜３２と第７の金属膜４４及びそ
の間に位置する第２の絶縁膜７によって容量素子を形成
するものである。このような構成の容量素子は、不純物
を添加したシリコン等を電極として形成した容量素子と
は異なり、電圧依存性がないという特徴を有する。
態３を図にもとづいて説明する。この実施の形態は図１
において、第２の金属膜３２と第７の金属膜４４及びそ
の間に位置する第２の絶縁膜７によって容量素子を形成
するものである。このような構成の容量素子は、不純物
を添加したシリコン等を電極として形成した容量素子と
は異なり、電圧依存性がないという特徴を有する。
【００１８】実施の形態４．次に、この発明の実施の形
態４を図にもとづいて説明する。図２〜図７は、この実
施の形態である配線装置の製造方法を説明するための工
程図である。先ず、図２に示すように、Ｓi Ｏ2 系の第
１及び第２の層間膜１、３及び両層間膜の間に位置する
第１の絶縁膜２を形成し、第２の層間膜３にダマシン技
術を用いて第１の金属膜３１、第２の金属膜３２及び第
３の金属膜３３を形成する。
態４を図にもとづいて説明する。図２〜図７は、この実
施の形態である配線装置の製造方法を説明するための工
程図である。先ず、図２に示すように、Ｓi Ｏ2 系の第
１及び第２の層間膜１、３及び両層間膜の間に位置する
第１の絶縁膜２を形成し、第２の層間膜３にダマシン技
術を用いて第１の金属膜３１、第２の金属膜３２及び第
３の金属膜３３を形成する。
【００１９】次いで、図３に示すように、第２の層間膜
３に対してエッチング選択比のとれる材料、例えば窒化
シリコンからなる第２の絶縁膜７を、第２の層間膜３及
び各金属膜３１、３２、３３の上に形成し、その上に更
にＳi Ｏ2 系の第３の層間膜４を堆積して形成する。そ
の後、第３の層間膜４の上に第１のフォトレジスト１０
を形成し、第２の金属膜３２に対応する部分及び図１の
第５の金属膜４２に対応する部分に開口１１、１２をそ
れぞれ形成する。
３に対してエッチング選択比のとれる材料、例えば窒化
シリコンからなる第２の絶縁膜７を、第２の層間膜３及
び各金属膜３１、３２、３３の上に形成し、その上に更
にＳi Ｏ2 系の第３の層間膜４を堆積して形成する。そ
の後、第３の層間膜４の上に第１のフォトレジスト１０
を形成し、第２の金属膜３２に対応する部分及び図１の
第５の金属膜４２に対応する部分に開口１１、１２をそ
れぞれ形成する。
【００２０】次いで、図４に示すように、第１のフォト
レジスト１０をマスクとして第３の層間膜４をエッチン
グする。この場合のエッチングは、第２の絶縁膜７に対
する第３の層間膜４のエッチングレートが１００μｍ×
１００μｍのパターン内のエッジ部で７倍以上の異方性
エッチングとし、第２の絶縁膜７をエッチングストッパ
とする。
レジスト１０をマスクとして第３の層間膜４をエッチン
グする。この場合のエッチングは、第２の絶縁膜７に対
する第３の層間膜４のエッチングレートが１００μｍ×
１００μｍのパターン内のエッジ部で７倍以上の異方性
エッチングとし、第２の絶縁膜７をエッチングストッパ
とする。
【００２１】次いで、図５に示すように、第３の層間膜
４のエッチングされた部分を含めて第３の層間膜４の上
に第２のフォトレジスト２０を形成し、第１の金属膜３
１及び第３の金属膜３３に対応する部分に開口２１、２
２をそれぞれ形成する。
４のエッチングされた部分を含めて第３の層間膜４の上
に第２のフォトレジスト２０を形成し、第１の金属膜３
１及び第３の金属膜３３に対応する部分に開口２１、２
２をそれぞれ形成する。
【００２２】次いで、図６に示すように、第２のフォト
レジスト２０をマスクとして図４の場合と同じ異方性エ
ッチングを行ない、第３の層間膜４と第２の絶縁膜７と
をエッチングする。その後、第３の層間膜４のエッチン
グされた部分に金属膜を埋め込むことにより、図７に示
すような構成とする。ここにおいて、第４の金属膜４１
は、第３の金属膜３３と共に厚い配線を形成し、第５の
金属膜４２は、別の配線を形成し、第６の金属膜４３
は、第１の金属膜３１に対するプラグを形成し、第７の
金属膜４４は、第２の金属膜３２と共に容量素子を形成
することは図１で説明した通りである。
レジスト２０をマスクとして図４の場合と同じ異方性エ
ッチングを行ない、第３の層間膜４と第２の絶縁膜７と
をエッチングする。その後、第３の層間膜４のエッチン
グされた部分に金属膜を埋め込むことにより、図７に示
すような構成とする。ここにおいて、第４の金属膜４１
は、第３の金属膜３３と共に厚い配線を形成し、第５の
金属膜４２は、別の配線を形成し、第６の金属膜４３
は、第１の金属膜３１に対するプラグを形成し、第７の
金属膜４４は、第２の金属膜３２と共に容量素子を形成
することは図１で説明した通りである。
【００２３】なお、この後、同様な工程を繰り返して第
３の層間膜４の上に更に２層の層間膜と、その間に位置
する絶縁膜を形成し、それぞれに上述と同様なエッチン
グと金属膜の埋め込みを行なうことにより、図１に示す
ような多層配線装置を得ることができる。
３の層間膜４の上に更に２層の層間膜と、その間に位置
する絶縁膜を形成し、それぞれに上述と同様なエッチン
グと金属膜の埋め込みを行なうことにより、図１に示す
ような多層配線装置を得ることができる。
【００２４】この製造方法によれば、一つの層間膜に複
数の金属膜を埋め込むことができ、プラグと配線、容量
素子の電極などを混在させることができるため、少ない
プロセスで配線数を増やすことが可能となる。
数の金属膜を埋め込むことができ、プラグと配線、容量
素子の電極などを混在させることができるため、少ない
プロセスで配線数を増やすことが可能となる。
【００２５】
【発明の効果】この発明に係る半導体装置の配線装置
は、所定の層間膜に配線を構成する金属膜と、隣接する
他の層間膜の配線を接続するプラグとを設けるようにし
たため、配線数を同じとした場合、従来の装置に比して
配線装置全体の膜厚を薄くすることが可能となる。従っ
て、ウェハの反り等を小さくすることができ、ウェハプ
ロセス中におけるウェハの吸着ミスや、写真製版時のデ
フォーカスを抑えることができる。
は、所定の層間膜に配線を構成する金属膜と、隣接する
他の層間膜の配線を接続するプラグとを設けるようにし
たため、配線数を同じとした場合、従来の装置に比して
配線装置全体の膜厚を薄くすることが可能となる。従っ
て、ウェハの反り等を小さくすることができ、ウェハプ
ロセス中におけるウェハの吸着ミスや、写真製版時のデ
フォーカスを抑えることができる。
【００２６】この発明に係る半導体装置の配線装置は、
また、隣接する層間膜の所定の位置にそれぞれの配線を
構成する金属膜を設け、両層間膜の金属膜を結合して厚
い配線を形成するようにしたため、配線の占有する面積
を抑えることができる。
また、隣接する層間膜の所定の位置にそれぞれの配線を
構成する金属膜を設け、両層間膜の金属膜を結合して厚
い配線を形成するようにしたため、配線の占有する面積
を抑えることができる。
【００２７】この発明に係る半導体装置の配線装置は、
また、隣接する所定の層間膜の間に、層間膜に対してエ
ッチング選択比のとれる材料で構成された絶縁膜を設け
ると共に、絶縁膜を挟む各層間膜にそれぞれ金属膜を設
け、容量素子を構成するようにしたため、容量素子の電
圧依存性をなくすることができる。
また、隣接する所定の層間膜の間に、層間膜に対してエ
ッチング選択比のとれる材料で構成された絶縁膜を設け
ると共に、絶縁膜を挟む各層間膜にそれぞれ金属膜を設
け、容量素子を構成するようにしたため、容量素子の電
圧依存性をなくすることができる。
【００２８】この発明に係る半導体装置における配線装
置の製造方法は、ダマシン技術を用いて複数の層間膜に
金属膜を埋め込むことにより多層配線を構成するように
したため、少ないプロセスで配線数を増やすことができ
るものである。
置の製造方法は、ダマシン技術を用いて複数の層間膜に
金属膜を埋め込むことにより多層配線を構成するように
したため、少ないプロセスで配線数を増やすことができ
るものである。
【図１】 この発明の実施の形態１〜３の構成を示す断
面図である。
面図である。
【図２】 この発明の実施の形態４における第１工程を
示す断面図である。
示す断面図である。
【図３】 この発明の実施の形態４における第２工程を
示す断面図である。
示す断面図である。
【図４】 この発明の実施の形態４における第３工程を
示す断面図である。
示す断面図である。
【図５】 この発明の実施の形態４における第４工程を
示す断面図である。
示す断面図である。
【図６】 この発明の実施の形態４における第５工程を
示す断面図である。
示す断面図である。
【図７】 この発明の実施の形態４における第６工程を
示す断面図である。
示す断面図である。
１ 第１の層間膜、 ２ 第１の絶縁膜、 ３ 第
２の層間膜、４ 第３の層間膜、 ５ 第４の層間
膜、 ６ 第５の層間膜、７ 第２の絶縁膜、 ８
第３の絶縁膜、 ９ 第４の絶縁膜、１０ 第１の
フォトレジスト、 １１、１２ 開口、２０ 第２の
フォトレジスト、 ２１、２２ 開口、３１ 第１の
金属膜、 ３２ 第２の金属膜、 ３３ 第３の金
属膜、４１ 第４の金属膜、 ４２ 第５の金属膜、
４３ 第６の金属膜、４４ 第７の金属膜、 ５
１ 第８の金属膜、 ５２ 第９の金属膜。
２の層間膜、４ 第３の層間膜、 ５ 第４の層間
膜、 ６ 第５の層間膜、７ 第２の絶縁膜、 ８
第３の絶縁膜、 ９ 第４の絶縁膜、１０ 第１の
フォトレジスト、 １１、１２ 開口、２０ 第２の
フォトレジスト、 ２１、２２ 開口、３１ 第１の
金属膜、 ３２ 第２の金属膜、 ３３ 第３の金
属膜、４１ 第４の金属膜、 ４２ 第５の金属膜、
４３ 第６の金属膜、４４ 第７の金属膜、 ５
１ 第８の金属膜、 ５２ 第９の金属膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原田 昭彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F033 MM01 MM28 QQ09 QQ16 QQ25 QQ37 RR04 RR05 TT02 VV10 XX00 XX03 XX19 XX33
Claims (7)
- 【請求項１】 集積回路が形成された半導体基板上にＳ
i Ｏ2 系の層間膜を複数積層し、上記集積回路に対する
配線を構成する金属膜を２以上の層間膜に設けるように
した多層配線装置において、所定の層間膜に配線を構成
する金属膜と、隣接する他の層間膜の配線を接続するプ
ラグとを設けるようにしたことを特徴とする半導体装置
の多層配線装置。 - 【請求項２】 集積回路が形成された半導体基板上にＳ
i Ｏ2 系の層間膜を複数積層し、上記集積回路に対する
配線を構成する金属膜を２以上の層間膜に設けるように
した多層配線装置において、隣接する層間膜の所定の位
置にそれぞれの配線を構成する金属膜を設け、両層間膜
の金属膜を結合して厚い配線を形成するようにしたこと
を特徴とする半導体装置の多層配線装置。 - 【請求項３】 隣接する層間膜の間に、上記層間膜に対
してエッチング選択比のとれる材料で構成された絶縁膜
を設けるようにしたことを特徴とする請求項１または請
求項２記載の半導体装置の多層配線装置。 - 【請求項４】 集積回路が形成された半導体基板上にＳ
i Ｏ2 系の層間膜を複数積層し、上記集積回路に対する
配線を構成する金属膜を２以上の層間膜に設けるように
した多層配線装置において、隣接する所定の層間膜の間
に、上記層間膜に対してエッチング選択比のとれる材料
で構成された絶縁膜を設けると共に、上記絶縁膜を挟む
各層間膜にそれぞれ金属膜を設け、容量素子を構成する
ようにしたことを特徴とする半導体装置の多層配線装
置。 - 【請求項５】 集積回路が形成された半導体基板上に、
Ｓi Ｏ2 系の第１及び第２の層間膜を設け、両層間膜の
間に第１の絶縁膜を形成すると共に、上記第２の層間膜
に上記集積回路に対する配線を構成する第１の金属膜を
ダマシン技術によって形成する工程、上記第２の層間膜
及び第１の金属膜上にＳi Ｏ2 系の層間膜に対してエッ
チング選択比のとれる材料からなる第２の絶縁膜を形成
する工程、上記第２の絶縁膜の上にＳi Ｏ2 系の第３の
層間膜を形成する工程、上記第３の層間膜上に第１のフ
ォトレジストを形成し、上記第１の金属膜に対応する位
置とは異なる位置に開口を形成する工程、上記第１のフ
ォトレジストをマスクにすると共に、上記第２の絶縁膜
に対する上記第３の層間膜のエッチングレートが７倍以
上の異方性エッチングで上記第２の絶縁膜をエッチング
ストッパとして上記第３の層間膜をエッチングする工
程、上記第３の層間膜のエッチングされた部分を含めて
上記第３の層間膜上に第２のフォトレジストを形成し、
上記第１の金属膜と対応する部分に開口を形成する工
程、上記第２のフォトレジストをマスクにして上記異方
性エッチングで上記第３の層間膜及び第２の絶縁膜をエ
ッチングする工程、上記第３の層間膜のエッチング部分
にダマシン技術によって金属膜を埋め込み、上記集積回
路に対する配線及び上記第１の金属膜に対するプラグを
形成する工程を含む半導体装置における配線装置の製造
方法。 - 【請求項６】 集積回路が形成された半導体基板上に、
Ｓi Ｏ2 系の第１及び第２の層間膜を設け、両層間膜の
間に第１の絶縁膜を形成すると共に、上記第２の層間膜
に上記集積回路に対する配線を構成する第３の金属膜を
ダマシン技術によって形成する工程、上記第２の層間膜
及び第３の金属膜上にＳi Ｏ2 系の層間膜に対してエッ
チング選択比のとれる材料からなる第２の絶縁膜を形成
する工程、上記第２の絶縁膜の上にＳi Ｏ2 系の第３の
層間膜を形成する工程、上記第３の層間膜上にフォトレ
ジストを形成し、上記第３の金属膜と対応する位置に開
口を形成する工程、上記フォトレジストをマスクとした
異方性エッチングで上記第３の層間膜及び第２の絶縁膜
をエッチングする工程、上記第３の層間膜のエッチング
部分にダマシン技術によって金属膜を埋め込み、上記第
３の金属膜と共に厚い配線を形成する工程を含む半導体
装置における配線装置の製造方法。 - 【請求項７】 集積回路が形成された半導体基板上に、
Ｓi Ｏ2 系の第１及び第２の層間膜を設け、両層間膜の
間に第１の絶縁膜を形成すると共に、上記第２の層間膜
に容量素子の一方の電極を構成する第２の金属膜をダマ
シン技術によって形成する工程、上記第２の層間膜及び
第２の金属膜上にＳi Ｏ2 系の層間膜に対してエッチン
グ選択比のとれる材料からなる第２の絶縁膜を形成する
工程、上記第２の絶縁膜の上にＳi Ｏ2 系の第３の層間
膜を形成する工程、上記第３の層間膜上にフォトレジス
トを形成し、上記第２の金属膜と対応する位置に開口を
形成する工程、上記フォトレジストをマスクにすると共
に、上記第２の絶縁膜に対する上記第３の層間膜のエッ
チングレートが７倍以上の異方性エッチングで上記第２
の絶縁膜をエッチングストッパとして上記第３の層間膜
をエッチングする工程、上記第３の層間膜のエッチング
部分にダマシン技術によって金属膜を埋め込み、上記第
２の金属膜及び第２の絶縁膜と共に形成する容量素子の
他方の電極を形成する工程を含む半導体装置における配
線装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11197904A JP2001024056A (ja) | 1999-07-12 | 1999-07-12 | 半導体装置の多層配線装置及びその製造方法 |
| US09/488,781 US6445071B1 (en) | 1999-07-12 | 2000-01-21 | Semiconductor device having an improved multi-layer interconnection structure and manufacturing method thereof |
| US10/224,361 US20030001270A1 (en) | 1999-07-12 | 2002-08-21 | Semiconductor device having an improved multi-layer interconnection structure and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11197904A JP2001024056A (ja) | 1999-07-12 | 1999-07-12 | 半導体装置の多層配線装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001024056A true JP2001024056A (ja) | 2001-01-26 |
Family
ID=16382222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11197904A Withdrawn JP2001024056A (ja) | 1999-07-12 | 1999-07-12 | 半導体装置の多層配線装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6445071B1 (ja) |
| JP (1) | JP2001024056A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010047038A1 (ja) * | 2008-10-22 | 2010-04-29 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3917355B2 (ja) * | 2000-09-21 | 2007-05-23 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP4372046B2 (ja) * | 2005-05-18 | 2009-11-25 | 株式会社東芝 | 半導体装置 |
| US8907497B2 (en) * | 2012-04-27 | 2014-12-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with self-aligned interconnects and blocking portions |
| US8779592B2 (en) * | 2012-05-01 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Via-free interconnect structure with self-aligned metal line interconnections |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612254A (en) * | 1992-06-29 | 1997-03-18 | Intel Corporation | Methods of forming an interconnect on a semiconductor substrate |
| JPH06125180A (ja) * | 1992-10-09 | 1994-05-06 | Ngk Spark Plug Co Ltd | キャパシタ内蔵多層配線基板 |
| JP3255524B2 (ja) * | 1993-12-28 | 2002-02-12 | 三菱電機株式会社 | 冗長回路を有する半導体装置およびその製造方法 |
| JPH07235537A (ja) * | 1994-02-23 | 1995-09-05 | Mitsubishi Electric Corp | 表面が平坦化された半導体装置およびその製造方法 |
| US5512514A (en) * | 1994-11-08 | 1996-04-30 | Spider Systems, Inc. | Self-aligned via and contact interconnect manufacturing method |
| JP3432963B2 (ja) * | 1995-06-15 | 2003-08-04 | 沖電気工業株式会社 | 半導体集積回路 |
| US5834845A (en) * | 1995-09-21 | 1998-11-10 | Advanced Micro Devices, Inc. | Interconnect scheme for integrated circuits |
| US5675185A (en) * | 1995-09-29 | 1997-10-07 | International Business Machines Corporation | Semiconductor structure incorporating thin film transistors with undoped cap oxide layers |
| JPH09283751A (ja) * | 1996-04-11 | 1997-10-31 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5886410A (en) * | 1996-06-26 | 1999-03-23 | Intel Corporation | Interconnect structure with hard mask and low dielectric constant materials |
| US5990507A (en) * | 1996-07-09 | 1999-11-23 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor structures |
| US5994762A (en) * | 1996-07-26 | 1999-11-30 | Hitachi, Ltd. | Semiconductor integrated circuit device including boron-doped phospho silicate glass layer and manufacturing method thereof |
| JPH10289984A (ja) | 1996-09-18 | 1998-10-27 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US6627539B1 (en) * | 1998-05-29 | 2003-09-30 | Newport Fab, Llc | Method of forming dual-damascene interconnect structures employing low-k dielectric materials |
| US6174803B1 (en) * | 1998-09-16 | 2001-01-16 | Vsli Technology | Integrated circuit device interconnection techniques |
| US6071809A (en) * | 1998-09-25 | 2000-06-06 | Rockwell Semiconductor Systems, Inc. | Methods for forming high-performing dual-damascene interconnect structures |
| US6180976B1 (en) * | 1999-02-02 | 2001-01-30 | Conexant Systems, Inc. | Thin-film capacitors and methods for forming the same |
-
1999
- 1999-07-12 JP JP11197904A patent/JP2001024056A/ja not_active Withdrawn
-
2000
- 2000-01-21 US US09/488,781 patent/US6445071B1/en not_active Expired - Fee Related
-
2002
- 2002-08-21 US US10/224,361 patent/US20030001270A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010047038A1 (ja) * | 2008-10-22 | 2010-04-29 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Also Published As
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|---|---|
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