JPH04260328A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04260328A JPH04260328A JP2175791A JP2175791A JPH04260328A JP H04260328 A JPH04260328 A JP H04260328A JP 2175791 A JP2175791 A JP 2175791A JP 2175791 A JP2175791 A JP 2175791A JP H04260328 A JPH04260328 A JP H04260328A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置のコンタク
トホールの製造方法に関するものである。近年の半導体
装置には微細化が要求され，それにともなって，配線層
間を接続するコンタクトホールもサブミクロンまで微細
化する必要があり，それに対応できる精密な技術が要求
されている。
トホールの製造方法に関するものである。近年の半導体
装置には微細化が要求され，それにともなって，配線層
間を接続するコンタクトホールもサブミクロンまで微細
化する必要があり，それに対応できる精密な技術が要求
されている。
【０００２】
【従来の技術】従来のコンタクトホールの形成方法にお
いては，エッチング方法により，等方性エッチング，異
方性エッチング，または各々を組み合わせてレジストパ
ターニング後，層間絶縁膜を開孔していた。
いては，エッチング方法により，等方性エッチング，異
方性エッチング，または各々を組み合わせてレジストパ
ターニング後，層間絶縁膜を開孔していた。
【０００３】ところが，最近の高集積，微細パターン構
造のデバイスのように，種々の下地パターンの電極が近
接している様な場合，コンタクトホール径の位置合わせ
ずれによる下地パターン電極とのショートが発生し易く
なっていた。
造のデバイスのように，種々の下地パターンの電極が近
接している様な場合，コンタクトホール径の位置合わせ
ずれによる下地パターン電極とのショートが発生し易く
なっていた。
【０００４】
【発明が解決しようとする課題】従って，コンタクトホ
ールの位置合わせ余裕度が小さく，下地パターンの電極
とのショートやコンタクト径の過少によるコンタクト不
良が生じていた。
ールの位置合わせ余裕度が小さく，下地パターンの電極
とのショートやコンタクト径の過少によるコンタクト不
良が生じていた。
【０００５】本発明は， 以上の点を鑑み， コンタク
トホールが，露光時の位置ずれがあっても所定の場所に
開口できることを目的として提供されるものである。
トホールが，露光時の位置ずれがあっても所定の場所に
開口できることを目的として提供されるものである。
【０００６】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１は半導体基板，２は第１の層
間絶縁膜，３は導電膜，４は第１のコンタクトホール，
５は孔，６は第２の層間絶縁膜，７は第２のコンタクト
ホールである。
図である。図において，１は半導体基板，２は第１の層
間絶縁膜，３は導電膜，４は第１のコンタクトホール，
５は孔，６は第２の層間絶縁膜，７は第２のコンタクト
ホールである。
【０００７】上記の問題点を解決するためには， 図１
（ａ）に，図１（ｂ）の平面図をＡーＡ’ラインでカッ
トした断面図で示すように，コンタクトホールを開口す
る層間絶縁膜中に，あらかじめ，開口した導電膜を設け
ておくと良い。
（ａ）に，図１（ｂ）の平面図をＡーＡ’ラインでカッ
トした断面図で示すように，コンタクトホールを開口す
る層間絶縁膜中に，あらかじめ，開口した導電膜を設け
ておくと良い。
【０００８】即ち， 本発明の目的は， 図１に示すよ
うに，半導体基板あるいは下地配線膜１上に， 第１の
層間絶縁膜２を被覆する工程と，該第１の層間絶縁膜２
上に導電膜３を被覆し， 該導電膜３をパタニングして
， 実質的な第１のコンタクトホール４形成用の孔５を
有し， マスクで形成される第２のコンタクトホール７
より大きいパターンを形成する工程と，該導電膜３を覆
って， 該第１の層間絶縁膜２上に第２の層間絶縁膜６
を積層する工程と，該第２の層間絶縁膜６に，異方性エ
ッチングにより第２のコンタクトホールを形成し，併せ
て，該導電膜３に形成した孔５を通して，第１のコンタ
クトホール４を形成する工程と， 該第１のコンタクト
ホール４，ならびに，該第２のコンタクトホール７に電
極膜を埋め込む工程を有することにより達成される。
うに，半導体基板あるいは下地配線膜１上に， 第１の
層間絶縁膜２を被覆する工程と，該第１の層間絶縁膜２
上に導電膜３を被覆し， 該導電膜３をパタニングして
， 実質的な第１のコンタクトホール４形成用の孔５を
有し， マスクで形成される第２のコンタクトホール７
より大きいパターンを形成する工程と，該導電膜３を覆
って， 該第１の層間絶縁膜２上に第２の層間絶縁膜６
を積層する工程と，該第２の層間絶縁膜６に，異方性エ
ッチングにより第２のコンタクトホールを形成し，併せ
て，該導電膜３に形成した孔５を通して，第１のコンタ
クトホール４を形成する工程と， 該第１のコンタクト
ホール４，ならびに，該第２のコンタクトホール７に電
極膜を埋め込む工程を有することにより達成される。
【０００９】
【作用】本発明では，図１のように，導電膜がエッチン
グのストッパーとなるために，導電膜より下層の絶縁膜
では導電膜に開孔した部分のみのエッチングが進行する
。
グのストッパーとなるために，導電膜より下層の絶縁膜
では導電膜に開孔した部分のみのエッチングが進行する
。
【００１０】従って，コンタクトホール上段の位置がず
れても，コンタクトホール下段の位置は所定の場所に開
口できる。
れても，コンタクトホール下段の位置は所定の場所に開
口できる。
【００１１】
【実施例】図２は本発明の一実施例の工程順模式断面図
である。図において，８はシリコン（Ｓｉ）ウエハ，９
は拡散層，１０はゲート二酸化シリコン （ＳｉＯ２
）膜， １１は多結晶シリコン（ポリＳｉ）ゲート電極
， １２はＳｉＯ２膜，１３は第１の層間ＳｉＯ２膜，
１４はポリＳｉ膜， １５は孔， １６は第２の層間Ｓ
ｉＯ２膜，１７はフォトレジスト膜， １８は第２のコ
ンタクトホール，１９は第１のコンタクトホール，２０
はアルミニウム（Ａｌ）電極である。
である。図において，８はシリコン（Ｓｉ）ウエハ，９
は拡散層，１０はゲート二酸化シリコン （ＳｉＯ２
）膜， １１は多結晶シリコン（ポリＳｉ）ゲート電極
， １２はＳｉＯ２膜，１３は第１の層間ＳｉＯ２膜，
１４はポリＳｉ膜， １５は孔， １６は第２の層間Ｓ
ｉＯ２膜，１７はフォトレジスト膜， １８は第２のコ
ンタクトホール，１９は第１のコンタクトホール，２０
はアルミニウム（Ａｌ）電極である。
【００１２】図２により，本発明の一実施例について説
明する。先ず，図２（ａ）に示すように，ｐ型のＳｉウ
エハ８にイオン注入法により，燐イオン（Ｐ＋ ） を
加速電圧５０ｋｅＶ，ドーズ量５ｘ１０１５／ｃｍ２の
条件で注入し， 拡散層９を形成する。
明する。先ず，図２（ａ）に示すように，ｐ型のＳｉウ
エハ８にイオン注入法により，燐イオン（Ｐ＋ ） を
加速電圧５０ｋｅＶ，ドーズ量５ｘ１０１５／ｃｍ２の
条件で注入し， 拡散層９を形成する。
【００１３】次に，熱酸化法によりゲートＳｉＯ２膜１
０を２００ Åの厚さに形成し， 拡散層の両側にサブ
ミクロン程度に近接してパタニングする。ポリＳｉゲー
ト電極を ＣＶＤ法により形成し， 続いて， ゲート
電極を覆ってＳｉＯ２膜１２を形成する。
０を２００ Åの厚さに形成し， 拡散層の両側にサブ
ミクロン程度に近接してパタニングする。ポリＳｉゲー
ト電極を ＣＶＤ法により形成し， 続いて， ゲート
電極を覆ってＳｉＯ２膜１２を形成する。
【００１４】上記のように， 拡散層９ならびに近接し
たポリＳｉゲート電極１１が形成されたＳｉウエハ８上
に，第１の層間ＳｉＯ２膜１３を ＣＶＤ法により ３
，０００Åの厚さに被覆する。そして， ＣＶＤ法に
よりポリＳｉ膜１４を ５００Åの厚さに被覆し，マス
クを用いて， ポリＳｉ膜１４をパタニングし，コンタ
クトホール用の孔１５を有する，少なくとも後工程でマ
スクにより形成する第２のンタクトホール１８の径より
大きいパターンのポリＳｉ膜１４を形成する。
たポリＳｉゲート電極１１が形成されたＳｉウエハ８上
に，第１の層間ＳｉＯ２膜１３を ＣＶＤ法により ３
，０００Åの厚さに被覆する。そして， ＣＶＤ法に
よりポリＳｉ膜１４を ５００Åの厚さに被覆し，マス
クを用いて， ポリＳｉ膜１４をパタニングし，コンタ
クトホール用の孔１５を有する，少なくとも後工程でマ
スクにより形成する第２のンタクトホール１８の径より
大きいパターンのポリＳｉ膜１４を形成する。
【００１５】図２（ｂ）に示すように，ポリＳｉ膜１４
を覆って， 第１の層間ＳｉＯ２膜１３上に第２の層間
ＳｉＯ２膜１６を ＣＶＤ法により ３，０００Åの厚
さに積層する。図２（ｃ）に示すように，フォトレジス
ト膜１７をマスクとして， ＲＩＥ による異方性エッ
チングにより， 第２の層間ＳｉＯ２膜１６にポリＳｉ
膜１４に形成した孔１５を含んで， 第２のコンタクト
ホール１８を形成し， 続いて， 孔１５を通して，
第１のコンタクトホール１９を第１の層間ＳｉＯ２膜１
３に形成する。
を覆って， 第１の層間ＳｉＯ２膜１３上に第２の層間
ＳｉＯ２膜１６を ＣＶＤ法により ３，０００Åの厚
さに積層する。図２（ｃ）に示すように，フォトレジス
ト膜１７をマスクとして， ＲＩＥ による異方性エッ
チングにより， 第２の層間ＳｉＯ２膜１６にポリＳｉ
膜１４に形成した孔１５を含んで， 第２のコンタクト
ホール１８を形成し， 続いて， 孔１５を通して，
第１のコンタクトホール１９を第１の層間ＳｉＯ２膜１
３に形成する。
【００１６】図２（ｄ）に示すように，第１のコンタク
トホール１９，第２のコンタクトホール１７に電極膜と
してＡｌ膜をスパッタ法により１μｍの厚さに埋め込ん
で，Ａｌ電極２０を形成する。
トホール１９，第２のコンタクトホール１７に電極膜と
してＡｌ膜をスパッタ法により１μｍの厚さに埋め込ん
で，Ａｌ電極２０を形成する。
【００１７】
【発明の効果】以上説明したように， 本発明によれば
， コンタクトホールを他の配線とショートすることな
しに開口できる効果があり，コンタクトホールの位置合
わせ余裕度を広げることができ，半導体装置の微細化に
寄与するところが大きい。
， コンタクトホールを他の配線とショートすることな
しに開口できる効果があり，コンタクトホールの位置合
わせ余裕度を広げることができ，半導体装置の微細化に
寄与するところが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の工程順模式断面図
１ 半導体基板あるいは下地配線膜
２ 第１の層間絶縁膜
３ 導電膜
４ 第１のコンタクトホール
５ 孔
６ 第２の層間絶縁膜
７ 第２のコンタクトホール
８ シリコンウエハ
９ 拡散層
１０ ゲートＳｉＯ２膜
１１ ポリＳｉゲート電極
１２ ＳｉＯ２膜
１３ 第１の層間絶縁膜
１４ ポリＳｉ膜
１５ 孔
１６ 第２の層間絶縁膜
１７ フォトレジスト膜
１８ 第２のコンタクトホール
１９ 第１のコンタクトホール
２０ Ａｌ電極
Claims (1)
- 【請求項１】 半導体基板あるいは下地配線膜（１）
上に， 第１の層間絶縁膜（２） を被覆する工程と
，該第１の層間絶縁膜（２） 上に導電膜（３） を被
覆し， 該導電膜（３） をパタニングして， 実質的
な第１のコンタクトホール（４） 形成用の孔（５）を
有し， マスクで形成される第２のコンタクトホール（
７） より大きいパターンを形成する工程と，該導電膜
（３） を覆って， 該第１の層間絶縁膜（２） 上に
第２の層間絶縁膜（６） を積層する工程と，該第２の
層間絶縁膜（６） に，異方性エッチングにより第２の
コンタクトホール（７） を形成し，併せて，該導電膜
（３） に形成した孔（５） を通して， 第１のコン
タクトホール（４） を形成する工程と， 該第１のコ
ンタクトホール（４） ，ならびに，該第２のコンタク
トホール（７） に電極膜を埋め込む工程を有すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2175791A JPH04260328A (ja) | 1991-02-15 | 1991-02-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2175791A JPH04260328A (ja) | 1991-02-15 | 1991-02-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04260328A true JPH04260328A (ja) | 1992-09-16 |
Family
ID=12063934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2175791A Withdrawn JPH04260328A (ja) | 1991-02-15 | 1991-02-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04260328A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5935764A (en) * | 1996-12-26 | 1999-08-10 | Nec Corporation | Method of forming alignment mark and fabricating semiconductor device |
| US6268279B1 (en) | 1998-06-01 | 2001-07-31 | Nec Corporation | Trench and via formation in insulating films utilizing a patterned etching stopper film |
| KR100507869B1 (ko) * | 1998-06-29 | 2005-11-03 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
| JP2015060029A (ja) * | 2013-09-18 | 2015-03-30 | 三菱電機株式会社 | 薄膜トランジスタアレイ基板およびその製造方法 |
-
1991
- 1991-02-15 JP JP2175791A patent/JPH04260328A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5935764A (en) * | 1996-12-26 | 1999-08-10 | Nec Corporation | Method of forming alignment mark and fabricating semiconductor device |
| US6268279B1 (en) | 1998-06-01 | 2001-07-31 | Nec Corporation | Trench and via formation in insulating films utilizing a patterned etching stopper film |
| US6448652B1 (en) | 1998-06-01 | 2002-09-10 | Nec Corporation | Interconnect structure with a dielectric layer conforming to the perimeter of a wiring layer |
| KR100507869B1 (ko) * | 1998-06-29 | 2005-11-03 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
| JP2015060029A (ja) * | 2013-09-18 | 2015-03-30 | 三菱電機株式会社 | 薄膜トランジスタアレイ基板およびその製造方法 |
| US9759969B2 (en) | 2013-09-18 | 2017-09-12 | Mitsubishi Electric Corporation | Thin film transistor array substrate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |