JPH02172215A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02172215A JPH02172215A JP63328415A JP32841588A JPH02172215A JP H02172215 A JPH02172215 A JP H02172215A JP 63328415 A JP63328415 A JP 63328415A JP 32841588 A JP32841588 A JP 32841588A JP H02172215 A JPH02172215 A JP H02172215A
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000000034 method Methods 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims description 16
- 238000000206 photolithography Methods 0.000 abstract description 13
- 239000000463 material Substances 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 36
- 229910052782 aluminium Inorganic materials 0.000 description 22
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 22
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 210000004709 eyebrow Anatomy 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に、多層配
線構造の半導体装置の製造に適用して好適なものである
。
線構造の半導体装置の製造に適用して好適なものである
。
本発明は、半導体装置の製造方法において、アラインメ
ントマークを覆うように絶縁膜を形成する工程と、上記
絶縁膜をエツチングすることにより上記アラインメント
マークの少なくとも上部を露出させるとともに、上記ア
ラインメントマーク以外の部分における上記絶縁膜の表
面を平坦化する工程とを具備する。これによって、表面
が平坦化された絶縁膜上に金属配線などの不透明材料か
ら成るパターンを形成するためのフォトリソグラフィー
工程においてアラインメントを高精度で行うことができ
る。
ントマークを覆うように絶縁膜を形成する工程と、上記
絶縁膜をエツチングすることにより上記アラインメント
マークの少なくとも上部を露出させるとともに、上記ア
ラインメントマーク以外の部分における上記絶縁膜の表
面を平坦化する工程とを具備する。これによって、表面
が平坦化された絶縁膜上に金属配線などの不透明材料か
ら成るパターンを形成するためのフォトリソグラフィー
工程においてアラインメントを高精度で行うことができ
る。
多層配線構造の半導体装置の製造においては、眉間絶縁
膜の表面の平坦化プロセスが用いられる。
膜の表面の平坦化プロセスが用いられる。
例えば、二層配線構造の半導体装置の製造においては、
−層目の配線上に眉間絶縁膜を形成し、この眉間絶縁膜
の表面を平坦化した後、この眉間絶縁膜上に二層目の配
線が形成される。
−層目の配線上に眉間絶縁膜を形成し、この眉間絶縁膜
の表面を平坦化した後、この眉間絶縁膜上に二層目の配
線が形成される。
第３図に示すＭＯ３ＬＳＩを例にとって、この平坦化プ
ロセスを用いた半導体装置の製造方法について説明する
。第３図に示すように、まず例えばｐ型シリコン（Ｓｉ
）基ＦｉｌＯ１の表面にフィールド絶縁膜１０２及びゲ
ート絶縁膜１０３を形成した後、このゲート絶縁膜１０
３上にゲート電極１０４を形成する。次に、ｐ型Ｓｉ基
板１０１中にソース領域及びドレイン領域用のｎ゛型の
拡散層１０５〜１０８を形成する。次に、全面に一層目
の眉間絶縁膜１０９を形成した後、この層間絶縁膜１０
９上に一層目のアルミニウム（ＡＩ ）配線１１０を形
成する。次に、全面に二層目の層間絶縁膜１１１を形成
した後、この眉間絶縁膜１１１上にフォトレジスト（図
示せず）を塗布する。次に、このフォトレジストと眉間
絶縁膜１１１とのエツチング速度が同一となる条件で例
えば反応性イオンエツチング（ＲＩＥ）法によりこれら
のフォトレジスト及び層間絶縁Ｗｉ！１１１を所定厚さ
だけエッチバックする。これによって、眉間絶縁膜１１
１の表面が平坦化される。次に、この眉間絶縁膜１１１
の所定部分をエツチング除去してスルーホール１１１ａ
を形成した後、二層目のＡＩ配線１１２を形成する。こ
の後、パッシベーション膜（図示せず）を形成して、目
的とするＭＯ３ＬＳＩを完成させる。
ロセスを用いた半導体装置の製造方法について説明する
。第３図に示すように、まず例えばｐ型シリコン（Ｓｉ
）基ＦｉｌＯ１の表面にフィールド絶縁膜１０２及びゲ
ート絶縁膜１０３を形成した後、このゲート絶縁膜１０
３上にゲート電極１０４を形成する。次に、ｐ型Ｓｉ基
板１０１中にソース領域及びドレイン領域用のｎ゛型の
拡散層１０５〜１０８を形成する。次に、全面に一層目
の眉間絶縁膜１０９を形成した後、この層間絶縁膜１０
９上に一層目のアルミニウム（ＡＩ ）配線１１０を形
成する。次に、全面に二層目の層間絶縁膜１１１を形成
した後、この眉間絶縁膜１１１上にフォトレジスト（図
示せず）を塗布する。次に、このフォトレジストと眉間
絶縁膜１１１とのエツチング速度が同一となる条件で例
えば反応性イオンエツチング（ＲＩＥ）法によりこれら
のフォトレジスト及び層間絶縁Ｗｉ！１１１を所定厚さ
だけエッチバックする。これによって、眉間絶縁膜１１
１の表面が平坦化される。次に、この眉間絶縁膜１１１
の所定部分をエツチング除去してスルーホール１１１ａ
を形成した後、二層目のＡＩ配線１１２を形成する。こ
の後、パッシベーション膜（図示せず）を形成して、目
的とするＭＯ３ＬＳＩを完成させる。
上述の従来のＭＯ３ＬＳＩの製造方法は、二層目のＡＩ
配線１１２を形成するためのフォトリソグラフィー工程
において次のような問題がある。すなわち、このＡＩ配
線１１２を形成する場合には、表面が平坦化された眉間
絶縁膜１１１上にＡＩ膜を形成した後、このＡＩ膜上に
フォトリソグラフィーにより所定形状のフォトレジスト
を形成する。このフォトリソグラフィー工程における露
光時のアラインメントは、あらかじめ下地に形成された
アラインメントマークを利用して行われる。ところが、
眉間絶縁膜１１１の表面が平坦化されていること及びＡ
Ｉ膜が不透明であることから、上述のようにこの眉間絶
縁膜１１１上にＡＩ膜を形成した後には、スルーホール
１ｌｌａの形成時に同時に形成されたアラインメントマ
ーク以外のアラインメントマークは見えな（なってしま
う。このため、上述の露光時のアラインメントは、スル
ーホール１１１ａの形成時に同時に形成されたアライン
メントマークを利用して行わざるを得ない。この場合に
は、このスルーホール１ｌｌａに対する二層目のＡＩ配
線１１２のアラインメント精度は保証されるが、それ以
前の工程において形成された一層目のＡＩ配線１１０に
対するこの二層目のＡＩ配線１１２のアラインメントは
困難となってしまう。
配線１１２を形成するためのフォトリソグラフィー工程
において次のような問題がある。すなわち、このＡＩ配
線１１２を形成する場合には、表面が平坦化された眉間
絶縁膜１１１上にＡＩ膜を形成した後、このＡＩ膜上に
フォトリソグラフィーにより所定形状のフォトレジスト
を形成する。このフォトリソグラフィー工程における露
光時のアラインメントは、あらかじめ下地に形成された
アラインメントマークを利用して行われる。ところが、
眉間絶縁膜１１１の表面が平坦化されていること及びＡ
Ｉ膜が不透明であることから、上述のようにこの眉間絶
縁膜１１１上にＡＩ膜を形成した後には、スルーホール
１ｌｌａの形成時に同時に形成されたアラインメントマ
ーク以外のアラインメントマークは見えな（なってしま
う。このため、上述の露光時のアラインメントは、スル
ーホール１１１ａの形成時に同時に形成されたアライン
メントマークを利用して行わざるを得ない。この場合に
は、このスルーホール１ｌｌａに対する二層目のＡＩ配
線１１２のアラインメント精度は保証されるが、それ以
前の工程において形成された一層目のＡＩ配線１１０に
対するこの二層目のＡＩ配線１１２のアラインメントは
困難となってしまう。
従って本発明の目的は、表面が平坦化された絶縁膜上に
金属配線などの不透明材料から成るパターンを形成する
ためのフォトリソグラフィー工程においてアラインメン
トを高精度で行うことができる半導体装置の製造方法を
提供することにある。
金属配線などの不透明材料から成るパターンを形成する
ためのフォトリソグラフィー工程においてアラインメン
トを高精度で行うことができる半導体装置の製造方法を
提供することにある。
上記目的を達成するため、本発明は、半導体装置の製造
方法において、アラインメントマーク（１１）を覆うよ
うに絶縁膜（１２）を形成する工程と、絶縁膜（１２）
をエツチングすることによりアラインメントマーク（１
１）の少なくとも上部を露出させるとともに、アライン
メントマーク（１１）以外の部分における絶縁膜（１２
）の表面を平坦化する工程とを具備する。
方法において、アラインメントマーク（１１）を覆うよ
うに絶縁膜（１２）を形成する工程と、絶縁膜（１２）
をエツチングすることによりアラインメントマーク（１
１）の少なくとも上部を露出させるとともに、アライン
メントマーク（１１）以外の部分における絶縁膜（１２
）の表面を平坦化する工程とを具備する。
上記アラインメントマーク（１１）は例えば配線の形成
と同時に形成される。
と同時に形成される。
上記絶縁膜（１２）は眉間絶縁膜として用いることがで
きる。
きる。
上記した手段によれば、表面が平坦化された絶縁膜（１
２）上に金属配線などの不透明材料から成るパターン形
成用の膜を形成した場合、この膜にはアラインメントマ
ーク（■１）による段差が形成されるので、金属配線な
どのパターンを形成するためのフォトリソグラフィー工
程における露光時にはこの段差によりアラインメントマ
ーク（１１）を検出することができる。これによって、
下層の金属配線などのパターンに対するアラインメント
を高精度で行うことができる。
２）上に金属配線などの不透明材料から成るパターン形
成用の膜を形成した場合、この膜にはアラインメントマ
ーク（■１）による段差が形成されるので、金属配線な
どのパターンを形成するためのフォトリソグラフィー工
程における露光時にはこの段差によりアラインメントマ
ーク（１１）を検出することができる。これによって、
下層の金属配線などのパターンに対するアラインメント
を高精度で行うことができる。
［実施例］
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、二層配線構造のＭＯ３ＬＳＩの
製造に本発明を適用した実施例である。
明する。この実施例は、二層配線構造のＭＯ３ＬＳＩの
製造に本発明を適用した実施例である。
第１図Ａ〜第１図Ｆは本発明の一実施例を示す。
この実施例においては、第１図Ａに示すように、まず例
えばｐ型Ｓｉ基板のような半導体基板１の表面を選択的
に熱酸化することにより例えばＳｉＯ□膜のようなフィ
ールド絶縁膜２を形成して素子間分離を行った後、この
フィールド絶縁膜２で囲まれた活性領域の表面に例えば
熱酸化により例えばＳｉＯ□膜のようなゲート絶縁膜３
を形成する。次に、例えばＣＶＤ法により例えば多結晶
Ｓｉ膜を全面に形成した後、この多結晶Ｓｉ膜をエツチ
ングにより所定形状にパターンニングしてゲート電極４
及びアラインメントマーク５を形成する。なお、このア
ラインメントマーク５は、上層のパターンを形成する際
にゲート電極４に対するアラインメントを行う場合に用
いられる。次に、半導体基板１中に例えばヒ素（＾Ｓ）
のようなｎ型不純物を高濃度にイオン注入することによ
り、ソース領域及びドレイン領域用の例えばｎ゛型の拡
散層６，７゜８を形成する。次に、例えばＣＶＤ法によ
り例えばリンシリケートガラス（ｐｓｃ）膜のような層
間絶縁膜９を全面に形成した後、この眉間絶縁膜９及び
ゲート絶縁膜３の所定部分をエツチング除去してコンタ
クトホールＣを形成する。次に、例えばスパッタ法や蒸
着法により例えばＡＩ膜を全面に形成した後、このＡＩ
膜をエツチングにより所定形状にパターンニングして一
層目のＡＩ配線１０及びアラインメントマーク１１を形
成する。この後、例えばプラズマＣＶＤ法やスパッタ法
により例えばＳｉ０ｇ膜やＳｉＮ膜のような絶縁膜１２
を全面に形成する。この絶縁膜１２の膜厚は、ＡＩ配線
１０を完全に覆うことができるような膜厚に選ばれ、具
体的には例えば０．３〜１μｍの膜厚に選ばれる。
えばｐ型Ｓｉ基板のような半導体基板１の表面を選択的
に熱酸化することにより例えばＳｉＯ□膜のようなフィ
ールド絶縁膜２を形成して素子間分離を行った後、この
フィールド絶縁膜２で囲まれた活性領域の表面に例えば
熱酸化により例えばＳｉＯ□膜のようなゲート絶縁膜３
を形成する。次に、例えばＣＶＤ法により例えば多結晶
Ｓｉ膜を全面に形成した後、この多結晶Ｓｉ膜をエツチ
ングにより所定形状にパターンニングしてゲート電極４
及びアラインメントマーク５を形成する。なお、このア
ラインメントマーク５は、上層のパターンを形成する際
にゲート電極４に対するアラインメントを行う場合に用
いられる。次に、半導体基板１中に例えばヒ素（＾Ｓ）
のようなｎ型不純物を高濃度にイオン注入することによ
り、ソース領域及びドレイン領域用の例えばｎ゛型の拡
散層６，７゜８を形成する。次に、例えばＣＶＤ法によ
り例えばリンシリケートガラス（ｐｓｃ）膜のような層
間絶縁膜９を全面に形成した後、この眉間絶縁膜９及び
ゲート絶縁膜３の所定部分をエツチング除去してコンタ
クトホールＣを形成する。次に、例えばスパッタ法や蒸
着法により例えばＡＩ膜を全面に形成した後、このＡＩ
膜をエツチングにより所定形状にパターンニングして一
層目のＡＩ配線１０及びアラインメントマーク１１を形
成する。この後、例えばプラズマＣＶＤ法やスパッタ法
により例えばＳｉ０ｇ膜やＳｉＮ膜のような絶縁膜１２
を全面に形成する。この絶縁膜１２の膜厚は、ＡＩ配線
１０を完全に覆うことができるような膜厚に選ばれ、具
体的には例えば０．３〜１μｍの膜厚に選ばれる。
次に第１図Ｂに示すように、例えばスピンコード法によ
り例えばフォトレジスト１３を全面に塗布する。このフ
ォトレジスト１３の表面は平坦になる。
り例えばフォトレジスト１３を全面に塗布する。このフ
ォトレジスト１３の表面は平坦になる。
次に第１図Ｃに示すように、フォトリソグラフィーによ
り上述のフォトレジスト１３のうち少なくともアライン
メントマーク１１の上方の部分を除去する。
り上述のフォトレジスト１３のうち少なくともアライン
メントマーク１１の上方の部分を除去する。
次に、このフォトレジスト１３と上述の絶縁膜１２との
エツチング速度が同一となる条件で例えばＲＩＥ法によ
りエッチバックを行い、第１図りに示すように、アライ
ンメントマーク１１を完全に露出させるとともに、この
アラインメントマーク１１以外の部分における絶縁膜１
２の表面を平坦化する。
エツチング速度が同一となる条件で例えばＲＩＥ法によ
りエッチバックを行い、第１図りに示すように、アライ
ンメントマーク１１を完全に露出させるとともに、この
アラインメントマーク１１以外の部分における絶縁膜１
２の表面を平坦化する。
次に第１図已に示すように、例えばプラズマＣＶＤ法や
スパッタ法により例えばＳｉＯ□膜のような絶縁膜１４
を全面に形成した後、この絶縁膜１４及び絶縁膜１２の
所定部分をエツチング除去してスルーホールＴを形成す
る。これらの絶縁膜１２．１４により眉間絶縁膜が構成
される。なお、この絶縁膜１４を形成するのは、表面を
平坦化した後の絶縁膜１２は場所によってはかなり薄く
なることがあるため、そのままでは眉間絶縁膜としての
耐圧が不十分である場合があるためである。
スパッタ法により例えばＳｉＯ□膜のような絶縁膜１４
を全面に形成した後、この絶縁膜１４及び絶縁膜１２の
所定部分をエツチング除去してスルーホールＴを形成す
る。これらの絶縁膜１２．１４により眉間絶縁膜が構成
される。なお、この絶縁膜１４を形成するのは、表面を
平坦化した後の絶縁膜１２は場所によってはかなり薄く
なることがあるため、そのままでは眉間絶縁膜としての
耐圧が不十分である場合があるためである。
表面を平坦化した後においても絶縁膜１２の膜厚があま
り薄くならない場合には、必ずしもこの絶縁膜１４を形
成する必要はない。
り薄くならない場合には、必ずしもこの絶縁膜１４を形
成する必要はない。
次に、例えばスパッタ法や蒸着法により例えばＡ１１ｌ
を全面に形成し、さらにこのＡＩ膜上にフォトリソグラ
フィーにより所定形状のフォトレジストを形成した後、
このフォトレジストをマスクとしてＡＩ膜をエツチング
することにより、第１図Ｆに示すように、二層目のＡＩ
配線１５を形成する。この二層目のＡ１配ｖＡ１５を形
成するためのフォトリソグラフィー工程において、−層
目のＡＩ配線１０に対する“アラインメントを行うため
には、アラインメントマーク１１により＾ｌ膜に形成さ
れた段差を利用することができる。
を全面に形成し、さらにこのＡＩ膜上にフォトリソグラ
フィーにより所定形状のフォトレジストを形成した後、
このフォトレジストをマスクとしてＡＩ膜をエツチング
することにより、第１図Ｆに示すように、二層目のＡＩ
配線１５を形成する。この二層目のＡ１配ｖＡ１５を形
成するためのフォトリソグラフィー工程において、−層
目のＡＩ配線１０に対する“アラインメントを行うため
には、アラインメントマーク１１により＾ｌ膜に形成さ
れた段差を利用することができる。
この後、この二層目のＡＩ配線１５上にパッシベーショ
ン膜（図示せず）を形成して、目的とするＭＯＳＬＳｒ
を完成させる。
ン膜（図示せず）を形成して、目的とするＭＯＳＬＳｒ
を完成させる。
以上のように、この実施例によれば、フォトレジスト１
３及び絶縁膜１２をエッチバックすることにより、−層
目のＡｌ配線１０の形成と同時に形成されたアラインメ
ントマーク１１を露出させているので、二層目のＡｌ配
線１５を形成するためのＡｌ膜にはこのアラインメント
マーク１１による段差が形成される。従って、絶縁膜１
２の表面が平坦化されていても、この二層目のＡｌ配線
１５を形成するためのフォトリソグラフィー工程におけ
る露光時には、このＡｌ膜の段差によりアラインメント
マーク１１を検出することができるので、−層目のＡ１
配線１０に対するアラインメントを高精度で行うことが
できる。これによって、−層目のＡｌ配線１０に対する
二層目のＡｌ配線１５の位置ずれを極めて小さくするこ
とができる。
３及び絶縁膜１２をエッチバックすることにより、−層
目のＡｌ配線１０の形成と同時に形成されたアラインメ
ントマーク１１を露出させているので、二層目のＡｌ配
線１５を形成するためのＡｌ膜にはこのアラインメント
マーク１１による段差が形成される。従って、絶縁膜１
２の表面が平坦化されていても、この二層目のＡｌ配線
１５を形成するためのフォトリソグラフィー工程におけ
る露光時には、このＡｌ膜の段差によりアラインメント
マーク１１を検出することができるので、−層目のＡ１
配線１０に対するアラインメントを高精度で行うことが
できる。これによって、−層目のＡｌ配線１０に対する
二層目のＡｌ配線１５の位置ずれを極めて小さくするこ
とができる。
また、次のような利点もある。すなわち、例えば−層目
のへ１配線１０に対してスルーホールＴがずれて形成さ
れた場合においては、二層目のＡｌ配線１５を形成する
ためのフォトリソグラフィー工程において一層目のＡｌ
配線１０に対してアラインメントを行うと、これらのＡ
１配線１０．１５間の接続不良が生じるおそれがある。
のへ１配線１０に対してスルーホールＴがずれて形成さ
れた場合においては、二層目のＡｌ配線１５を形成する
ためのフォトリソグラフィー工程において一層目のＡｌ
配線１０に対してアラインメントを行うと、これらのＡ
１配線１０．１５間の接続不良が生じるおそれがある。
しかし、この実施例によれば、二層目のＡ１配線１５を
形成するためのＡｌ膜を形成した後においては、スルー
ホールＴの形成と同時に形成されたアラインメントマー
ク（図示せず）も見えるので、このアラインメントマー
クとアラインメントマーク１１とを検出することにより
、例えば−層目のＡｌ配線１０とスルーホールＴとの中
間の位置に二層目のＡｌ配線１５を形成することができ
、Ａｌ配線１０．１５間の接続不良を防止することがで
きる。−層目のＡｌ配線１０及びスルーホールＴのいず
れもずれて形成された場合においても同様である。
形成するためのＡｌ膜を形成した後においては、スルー
ホールＴの形成と同時に形成されたアラインメントマー
ク（図示せず）も見えるので、このアラインメントマー
クとアラインメントマーク１１とを検出することにより
、例えば−層目のＡｌ配線１０とスルーホールＴとの中
間の位置に二層目のＡｌ配線１５を形成することができ
、Ａｌ配線１０．１５間の接続不良を防止することがで
きる。−層目のＡｌ配線１０及びスルーホールＴのいず
れもずれて形成された場合においても同様である。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、絶縁膜１２上にフォ
トレジスト１３を形成し、これらをエッチバックするこ
とにより絶縁膜１２の表面の平坦化を行っているが、例
えば第２図Ａ及び第２図已に示すような方法を用いるこ
とも可能である。すなわち、第２図Ａに示すように、ま
ず絶縁ｆｆ１１２上にスピンコード法により例えばスピ
ンオングラス（ＳＯＧ）膜１６を塗布した後、このＳＯ
Ｇ膜１膜上６上１図Ｃに示すと同様な形状のフォトレジ
スト１３を形成する。次に第２図Ｂに示すように、この
フォトレジスト１３をマスクとして５ＯＧｌｌ！１６及
び絶縁膜１２を所定深さだけエツチングする。次に、フ
ォトレジスト１３を除去した後、上述の実施例と同様に
してエッチバックを行うことにより、アラインメントマ
ーク１１を露出させるとともに、このアラインメントマ
ーク１１以外の部分における絶縁膜１２の表面を平坦化
する。
トレジスト１３を形成し、これらをエッチバックするこ
とにより絶縁膜１２の表面の平坦化を行っているが、例
えば第２図Ａ及び第２図已に示すような方法を用いるこ
とも可能である。すなわち、第２図Ａに示すように、ま
ず絶縁ｆｆ１１２上にスピンコード法により例えばスピ
ンオングラス（ＳＯＧ）膜１６を塗布した後、このＳＯ
Ｇ膜１膜上６上１図Ｃに示すと同様な形状のフォトレジ
スト１３を形成する。次に第２図Ｂに示すように、この
フォトレジスト１３をマスクとして５ＯＧｌｌ！１６及
び絶縁膜１２を所定深さだけエツチングする。次に、フ
ォトレジスト１３を除去した後、上述の実施例と同様に
してエッチバックを行うことにより、アラインメントマ
ーク１１を露出させるとともに、このアラインメントマ
ーク１１以外の部分における絶縁膜１２の表面を平坦化
する。
また、上述の実施例においては、本発明を二層配線構造
のＭＯＳＬＳｒの製造に適用した場合について説明した
が、本発明は、三層以上の多層配線構造のＭＯＳＬＳｒ
は勿論、例えばバイポーラＬＳＩやバイポーラ−ＣＭＯ
５ＬＳＩなどのＭＯ３ＬＳＩ以外の各種の半導体装置の
製造に適用することが可能である。
のＭＯＳＬＳｒの製造に適用した場合について説明した
が、本発明は、三層以上の多層配線構造のＭＯＳＬＳｒ
は勿論、例えばバイポーラＬＳＩやバイポーラ−ＣＭＯ
５ＬＳＩなどのＭＯ３ＬＳＩ以外の各種の半導体装置の
製造に適用することが可能である。
Ｃ発明の効果〕
本発明は、以上述べたように構成されているので、表面
が平坦化された絶縁膜上に金属配線などの不透明材料か
ら成るパターンを形成するためのフォトリソグラフィー
工程においてアラインメントを高精度で行うことができ
る。
が平坦化された絶縁膜上に金属配線などの不透明材料か
ら成るパターンを形成するためのフォトリソグラフィー
工程においてアラインメントを高精度で行うことができ
る。
第１図Ａ〜第１図Ｆは本発明の一実施例を工程順に説明
するための断面図、第２図Ａ及び第２図Ｂは第１図Ａ〜
第１図Ｆに示す実施例の変形例を工程順に説明するため
の断面図、第３図は従来の二層配線構造のＭＯＳＬＳｒ
の断面図である。 図面における主要な符号の説明 ■＝半導体基板、 ２：フィールド絶縁膜、４：ゲート
電極、 ６〜８ｚ拡散層、 ９；層間絶縁膜、 ｌ０
＝−層目のＡＩ配線、 １１：アラインメントマーク
、 １２゜ ：絶縁膜、 ■ ３：フォトレジスト、 コニ層目のＡＩ配線、 １６ ： ＳＯＧ膜。
するための断面図、第２図Ａ及び第２図Ｂは第１図Ａ〜
第１図Ｆに示す実施例の変形例を工程順に説明するため
の断面図、第３図は従来の二層配線構造のＭＯＳＬＳｒ
の断面図である。 図面における主要な符号の説明 ■＝半導体基板、 ２：フィールド絶縁膜、４：ゲート
電極、 ６〜８ｚ拡散層、 ９；層間絶縁膜、 ｌ０
＝−層目のＡＩ配線、 １１：アラインメントマーク
、 １２゜ ：絶縁膜、 ■ ３：フォトレジスト、 コニ層目のＡＩ配線、 １６ ： ＳＯＧ膜。
Claims (1)
- 【特許請求の範囲】 アラインメントマークを覆うように絶縁膜を形成する工
程と、 上記絶縁膜をエッチングすることにより上記アラインメ
ントマークの少なくとも上部を露出させるとともに、上
記アラインメントマーク以外の部分における上記絶縁膜
の表面を平坦化する工程とを具備することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63328415A JPH02172215A (ja) | 1988-12-24 | 1988-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63328415A JPH02172215A (ja) | 1988-12-24 | 1988-12-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02172215A true JPH02172215A (ja) | 1990-07-03 |
Family
ID=18210008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63328415A Pending JPH02172215A (ja) | 1988-12-24 | 1988-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02172215A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133641A (en) * | 1997-01-23 | 2000-10-17 | Nec Corporation | Semiconductor substrate and method of manufacturing semiconductor device |
| JP2001036036A (ja) * | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2010219541A (ja) * | 2010-04-20 | 2010-09-30 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| CN102938364A (zh) * | 2012-11-02 | 2013-02-20 | 上海华力微电子有限公司 | 一种在铜制程mim电容工艺中采用对准标记的方法 |
-
1988
- 1988-12-24 JP JP63328415A patent/JPH02172215A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133641A (en) * | 1997-01-23 | 2000-10-17 | Nec Corporation | Semiconductor substrate and method of manufacturing semiconductor device |
| US6380049B1 (en) | 1997-01-23 | 2002-04-30 | Nec Corporation | Semiconductor substrate and method of manufacturing semiconductor device |
| JP2001036036A (ja) * | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6376924B1 (en) | 1999-07-21 | 2002-04-23 | Mitsubishi Denki Kabushiki Kaisha | Position check mark |
| JP2010219541A (ja) * | 2010-04-20 | 2010-09-30 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| CN102938364A (zh) * | 2012-11-02 | 2013-02-20 | 上海华力微电子有限公司 | 一种在铜制程mim电容工艺中采用对准标记的方法 |
| CN102938364B (zh) * | 2012-11-02 | 2015-07-29 | 上海华力微电子有限公司 | 一种在铜制程mim电容工艺中采用对准标记的方法 |
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