JP2841417B2 - マスクの形成方法 - Google Patents
マスクの形成方法Info
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- JP2841417B2 JP2841417B2 JP1024454A JP2445489A JP2841417B2 JP 2841417 B2 JP2841417 B2 JP 2841417B2 JP 1024454 A JP1024454 A JP 1024454A JP 2445489 A JP2445489 A JP 2445489A JP 2841417 B2 JP2841417 B2 JP 2841417B2
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- Japan
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- mask
- film
- resist film
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、被処理物に所要のパターンで処理を施す際
に用いるマスクの形成方法に関するものである。
に用いるマスクの形成方法に関するものである。
本発明は、上記の様なマスクの形成方法において、下
層側のレジスト膜と上層側の無機質膜とから成る第１の
マスクを被処理物上に形成し、レジスト膜から成る第２
のマスクを被処理物上と第１のマスク上とに形成して所
要のパターンを形成し、第２のマスクをエッチバックし
て第１のマスクの無機質膜を露出させた状態でこの無機
質膜を除去することによって、被処理物上に所要のパタ
ーンのマスクを精密に形成することができ、しかもマス
クの除去に際して被処理物の形状を変化させることがな
い様にしたものである。
層側のレジスト膜と上層側の無機質膜とから成る第１の
マスクを被処理物上に形成し、レジスト膜から成る第２
のマスクを被処理物上と第１のマスク上とに形成して所
要のパターンを形成し、第２のマスクをエッチバックし
て第１のマスクの無機質膜を露出させた状態でこの無機
質膜を除去することによって、被処理物上に所要のパタ
ーンのマスクを精密に形成することができ、しかもマス
クの除去に際して被処理物の形状を変化させることがな
い様にしたものである。
〔従来の技術〕 半導体装置の製造に際しては、所要のパターンでエッ
チングやイオン注入等を行うために、その所要のパター
ンを有するマスクが用いられている。そして多くの場
合、このマスクはレジスト膜から成っている。
チングやイオン注入等を行うために、その所要のパター
ンを有するマスクが用いられている。そして多くの場
合、このマスクはレジスト膜から成っている。
ところが、リソグラフィ技術の限界のために、例え
ば、0.5μm/0.5μｍのラインアンドスペースをレジスト
膜に形成することができても、0.5μｍ×0.5μｍの開口
をレジスト膜に形成することは難しい。
ば、0.5μm/0.5μｍのラインアンドスペースをレジスト
膜に形成することができても、0.5μｍ×0.5μｍの開口
をレジスト膜に形成することは難しい。
そこで、例えば0.5μｍのライン状の開口同士が直交
する様に第１のレジスト膜に第２のレジスト膜を重畳さ
せ、ライン状の開口同士の交叉部に0.5μｍ×0.5μｍの
開口を形成する方法が提案されている（例えば、特開昭
62−102531号公報）。
する様に第１のレジスト膜に第２のレジスト膜を重畳さ
せ、ライン状の開口同士の交叉部に0.5μｍ×0.5μｍの
開口を形成する方法が提案されている（例えば、特開昭
62−102531号公報）。
ところで、上述の様に第１のレジスト膜に第２のレジ
スト膜を重畳させる場合、従来は、一方をネガ型のレジ
スト膜とし他方をポジ型のレジスト膜としていた。
スト膜を重畳させる場合、従来は、一方をネガ型のレジ
スト膜とし他方をポジ型のレジスト膜としていた。
しかし、ネガ型のレジスト膜は解像度が低いので、現
在では総てポジ型のレジスト膜が用いられている。とこ
ろが、ポジ型のレジスト膜同士を重畳させると、膜質が
同質なために両者の接触部で混合層が発生し、均一に現
像することができない。
在では総てポジ型のレジスト膜が用いられている。とこ
ろが、ポジ型のレジスト膜同士を重畳させると、膜質が
同質なために両者の接触部で混合層が発生し、均一に現
像することができない。
この様な混合層の発生を防止するため、第１のレジス
ト膜のパターニング後で第２のレジスト膜の塗布前に、
100℃以下という通常のベーキング温度よりも高い150〜
200℃程度の温度で第１のレジスト膜をベーキングする
ことも考えられる。
ト膜のパターニング後で第２のレジスト膜の塗布前に、
100℃以下という通常のベーキング温度よりも高い150〜
200℃程度の温度で第１のレジスト膜をベーキングする
ことも考えられる。
この様にすると、第１のレジスト膜中の溶媒がより完
全に除去されるので、混合層の発生は防止される。しか
し、上記の様な高温でベーキングすると、パターニング
済の第１のレジスト膜が軟化して流動し、第１のレジス
ト膜のパターンが変化してしまる。
全に除去されるので、混合層の発生は防止される。しか
し、上記の様な高温でベーキングすると、パターニング
済の第１のレジスト膜が軟化して流動し、第１のレジス
ト膜のパターンが変化してしまる。
結局、従来は、所要のパターンのマスクを精密に形成
することができなかった。
することができなかった。
本発明によるマスクの形成方法は、所要のパターンで
処理を施されるべき被処理物15上に、下層側のレジスト
膜12と上層側の無機質膜16とから成っており前記所要の
パターンを含む第１のパターン11を有している第１のマ
スクを形成する工程と、前記第１のパターン11で前記第
１のマスクから露出している前記被処理物15上と前記第
１のマスク上とに、前記所要のパターンを含み且つ前記
第１のパターンとは異なる第２のパターン13を有してお
りレジスト膜14から成っている第２のマスクを形成する
工程と、前記第２のマスクをエッチバックして前記第１
のマスクの前記無機質膜16を露出させる工程と、露出し
た前記無機質膜16を除去する工程とを夫夫具備してい
る。
処理を施されるべき被処理物15上に、下層側のレジスト
膜12と上層側の無機質膜16とから成っており前記所要の
パターンを含む第１のパターン11を有している第１のマ
スクを形成する工程と、前記第１のパターン11で前記第
１のマスクから露出している前記被処理物15上と前記第
１のマスク上とに、前記所要のパターンを含み且つ前記
第１のパターンとは異なる第２のパターン13を有してお
りレジスト膜14から成っている第２のマスクを形成する
工程と、前記第２のマスクをエッチバックして前記第１
のマスクの前記無機質膜16を露出させる工程と、露出し
た前記無機質膜16を除去する工程とを夫夫具備してい
る。
本発明によるマスクの形成方法では、第１のマスクが
下層側のレジスト膜12と上層側の無機質膜16とから成っ
ているので、レジスト膜12は、露光及び現像によってで
はなく、パターニングされた無機質膜16をマスクとする
エッチング等によってパターニングすることができる。
下層側のレジスト膜12と上層側の無機質膜16とから成っ
ているので、レジスト膜12は、露光及び現像によってで
はなく、パターニングされた無機質膜16をマスクとする
エッチング等によってパターニングすることができる。
従って、第１のマスクのレジスト膜12は塗布後に通常
のベーキングよりも高温のベーキングを施すことがで
き、被処理物15上と第１のマスク上とに第２のマスクを
形成しても、第１のマスクのパターン11の内側面で第１
のマスクのレジスト膜12とレジスト膜14から成っている
第２のマスクとが混合することがない。
のベーキングよりも高温のベーキングを施すことがで
き、被処理物15上と第１のマスク上とに第２のマスクを
形成しても、第１のマスクのパターン11の内側面で第１
のマスクのレジスト膜12とレジスト膜14から成っている
第２のマスクとが混合することがない。
また、第２のマスクをエッチバックして第１のマスク
の無機質膜16を露出させた状態でこの無機質膜16を除去
しており、第２のマスクの全体を除去した状態で第１の
マスクの無機質膜16を除去しているのではないので、無
機質膜16と被処理物15との選択比が小さくても、無機質
膜16の除去と同時に熱処理物15が第１のマスクのパター
ン11で除去されることがない。
の無機質膜16を露出させた状態でこの無機質膜16を除去
しており、第２のマスクの全体を除去した状態で第１の
マスクの無機質膜16を除去しているのではないので、無
機質膜16と被処理物15との選択比が小さくても、無機質
膜16の除去と同時に熱処理物15が第１のマスクのパター
ン11で除去されることがない。
以下、半導体装置の層間絶縁膜にコンタクトホールを
形成するためのマスクの形成に適用した本発明の一実施
例及び一応用例を、第１図〜第10図を参照しながら説明
する。
形成するためのマスクの形成に適用した本発明の一実施
例及び一応用例を、第１図〜第10図を参照しながら説明
する。
第１図〜第３図が、一実施例を示している。この実施
例は、第３図に示す様に、ライン状の開口11を有するレ
ジスト膜12とライン状の開口13を有するレジスト膜14と
を、開口11、13同士が直交する様に層間絶縁膜であるSi
O2膜15で重畳させ、このSiO2膜15に達する正方形の開口
を開口11、13同士の交叉部に形成するものである。
例は、第３図に示す様に、ライン状の開口11を有するレ
ジスト膜12とライン状の開口13を有するレジスト膜14と
を、開口11、13同士が直交する様に層間絶縁膜であるSi
O2膜15で重畳させ、このSiO2膜15に達する正方形の開口
を開口11、13同士の交叉部に形成するものである。
この様な本実施例を行うには、第1A図及び第2A図に示
す様に、SiO2膜15の上の全面にレジスト膜12をまず塗布
し、この状態で通常よりも高い150〜200℃程度の温度で
レジスト膜12をベーキングして、レジスト膜12中の溶媒
をより完全に除去する。
す様に、SiO2膜15の上の全面にレジスト膜12をまず塗布
し、この状態で通常よりも高い150〜200℃程度の温度で
レジスト膜12をベーキングして、レジスト膜12中の溶媒
をより完全に除去する。
この様な高温のベーキングを行っても、レジスト膜12
に対してはまだパターニングを行っていないので、レジ
スト膜12が軟化したとしても流動することはない。
に対してはまだパターニングを行っていないので、レジ
スト膜12が軟化したとしても流動することはない。
その後、レジスト膜12上にSOG膜16を形成し、更にこ
のSOG膜16上にレジスト膜17を塗布する。なお、レジス
ト膜12に対するエッチング選択性があるSiN膜や低温CVD
で形成したSiO膜等をSOG膜16の代りに用いてもよい。
のSOG膜16上にレジスト膜17を塗布する。なお、レジス
ト膜12に対するエッチング選択性があるSiN膜や低温CVD
で形成したSiO膜等をSOG膜16の代りに用いてもよい。
次に、レジスト膜17の露光及び現像を行うことによっ
て、第1B図及び第2B図に示す様に、レジスト膜17に開口
11に形成する。そしてこの状態で、100℃以下という通
常の温度でレジスト膜17をベーキングする。
て、第1B図及び第2B図に示す様に、レジスト膜17に開口
11に形成する。そしてこの状態で、100℃以下という通
常の温度でレジスト膜17をベーキングする。
次に、レジスト膜17をマスクとしてSOG膜16をドライ
エッチングすることによって、第1C図及び第2C図に示す
様に、SOG膜16にも開口11を形成する。
エッチングすることによって、第1C図及び第2C図に示す
様に、SOG膜16にも開口11を形成する。
次に、SOG膜16をマスクとてレジスト膜12をドライエ
ッチングすることによって、第1D図及び第2D図に示す様
に、レジスト膜12に開口11を形成する。従って、レジス
ト膜12に対する開口11の形成は、露光及び現像によって
行うのではない。なお、この開口11の形成と同時にレジ
スト膜17が除去される。
ッチングすることによって、第1D図及び第2D図に示す様
に、レジスト膜12に開口11を形成する。従って、レジス
ト膜12に対する開口11の形成は、露光及び現像によって
行うのではない。なお、この開口11の形成と同時にレジ
スト膜17が除去される。
次に、第1E図及び第2E図に示す様に、SOG膜16上にレ
ジスト膜14を塗布し、開口11もこのレジスト膜14で埋め
る。この時、レジスト膜12は高温でベーキングしてある
ので、開口11の内側面でレジスト膜12とレジスト膜14と
が混合することはない。
ジスト膜14を塗布し、開口11もこのレジスト膜14で埋め
る。この時、レジスト膜12は高温でベーキングしてある
ので、開口11の内側面でレジスト膜12とレジスト膜14と
が混合することはない。
次に、レジスト膜14の露光及び現像を行うことによっ
て、第1F図及び第2F図に示す様に、レジスト膜14に開口
13を形成する。従って、開口11と開口13との交叉部で
は、開口13がSiO2膜15に達している。そしてこの状態
で、100以下という通常の温度でレジスト膜14をベーキ
ングする。
て、第1F図及び第2F図に示す様に、レジスト膜14に開口
13を形成する。従って、開口11と開口13との交叉部で
は、開口13がSiO2膜15に達している。そしてこの状態
で、100以下という通常の温度でレジスト膜14をベーキ
ングする。
次に、レジスト膜14をエッチバックすることによっ
て、第1G図及び第2G図に示す様に、SOG膜16を露出させ
る。なお、このエッチバックによって、開口11と開口13
との交叉部で露出しているSiO2膜15がエッチングされる
ことはない。
て、第1G図及び第2G図に示す様に、SOG膜16を露出させ
る。なお、このエッチバックによって、開口11と開口13
との交叉部で露出しているSiO2膜15がエッチングされる
ことはない。
次に、第1H図及び第2H図に示す様に、SOG膜16をエッ
チングによって除去する。この時、SOG膜16とSiO2膜15
とのエッチング選択比が小さいために、SiO2膜15の露出
部もSOG膜16の厚さ程度だけエッチングされる。しか
し、この部分はSiO2膜15に形成すべきコンタクトホール
18と同じ位置であるので、問題はない。
チングによって除去する。この時、SOG膜16とSiO2膜15
とのエッチング選択比が小さいために、SiO2膜15の露出
部もSOG膜16の厚さ程度だけエッチングされる。しか
し、この部分はSiO2膜15に形成すべきコンタクトホール
18と同じ位置であるので、問題はない。
以上の様にしてレジスト膜12、14をパターニングすれ
ば、これらをマスクにしてSiO2膜15にコンタクトホール
18を形成することができ、その後は灰化等でレジスト膜
12、14を除去する。
ば、これらをマスクにしてSiO2膜15にコンタクトホール
18を形成することができ、その後は灰化等でレジスト膜
12、14を除去する。
なお、第1G図、第2G図及び第1H図、第2H図に示した様
にレジスト膜14をエッチバックし更にSOG膜16を除去し
てからコンタクトホール18を形成するのではなく、第1F
図の状態からコンタクトホール18を形成すれば、レジス
ト膜14の除去後のSOG膜16の除去に際してSiO2膜15も開
口11の形状にエッチングされて段差が生じるので、この
SiO2膜15の耐圧が低下したりして問題である。
にレジスト膜14をエッチバックし更にSOG膜16を除去し
てからコンタクトホール18を形成するのではなく、第1F
図の状態からコンタクトホール18を形成すれば、レジス
ト膜14の除去後のSOG膜16の除去に際してSiO2膜15も開
口11の形状にエッチングされて段差が生じるので、この
SiO2膜15の耐圧が低下したりして問題である。
第４図〜第10図は、MOSトランジスタのコンタクトホ
ールを形成するためのマスクの形成に応用した本発明の
一応用例を示している。
ールを形成するためのマスクの形成に応用した本発明の
一応用例を示している。
第４図〜第６図に示す様に、半導体基板21の表面の素
子分離領域22間をゲート電極23が延びており、一方のソ
ース・ドレイン領域24に達するコンタクトホール25を層
間絶縁膜26に形成する場合、コンタクトホール25とゲー
ト電極23及び素子分離領域22との間に所定の処理ａ、ｂ
を確保する必要がある。
子分離領域22間をゲート電極23が延びており、一方のソ
ース・ドレイン領域24に達するコンタクトホール25を層
間絶縁膜26に形成する場合、コンタクトホール25とゲー
ト電極23及び素子分離領域22との間に所定の処理ａ、ｂ
を確保する必要がある。
即ち、コンタクトホール25とゲート電極23との間で耐
圧不良を発生させないために必要な距離をtoxとし、ア
ライメント誤差に対する余裕をαとすると、ａ＝tox＋
αである。
圧不良を発生させないために必要な距離をtoxとし、ア
ライメント誤差に対する余裕をαとすると、ａ＝tox＋
αである。
また、コンタクトホール25と半導体基板21との間で耐
圧不良やリーク電流を発生させないために必要な距離を
ｄとすると、ｂ＝ｄ＋αである。
圧不良やリーク電流を発生させないために必要な距離を
ｄとすると、ｂ＝ｄ＋αである。
ところが、ゲート電極23と素子分離領域22との間にも
アライメント誤差がある。従って、コンタクトホール25
の形成に際して、ゲート電極23をアライメントの基準と
すると、素子分離領域22に対するアライメント余裕は だけ必要であり、逆に素子分離領域22をアライメントの
基準とすると、ゲート電極23に対するアライメント余裕
は だけ必要である。
アライメント誤差がある。従って、コンタクトホール25
の形成に際して、ゲート電極23をアライメントの基準と
すると、素子分離領域22に対するアライメント余裕は だけ必要であり、逆に素子分離領域22をアライメントの
基準とすると、ゲート電極23に対するアライメント余裕
は だけ必要である。
つまり、ゲート電極23をアライメントの基準とする
と、 であり、素子分離領域22をアライメントを基準とする
と、 である。
と、 であり、素子分離領域22をアライメントを基準とする
と、 である。
しかし、SRAMのメモリセル等の様に高度の微細化が要
求される場合は、アライメント余裕を とするのは大きな問題であり、ａ、ｂの両方に対してア
ライメント余裕をαとして、ａ＝tox＋α、ｂ＝ｄ＋α
としたい。
求される場合は、アライメント余裕を とするのは大きな問題であり、ａ、ｂの両方に対してア
ライメント余裕をαとして、ａ＝tox＋α、ｂ＝ｄ＋α
としたい。
そこで本応用例では、第７図に示す様に、第３図に示
した一実施例と同様に異なるマスクに形成した２個の開
口11、13の交叉部をコンタクトホール25を形成するが、
開口11の形成に際しては素子分離領域22をアライメント
の基準とし、開口14の形成に際してはゲート電極23をア
ライメントの基準とする。
した一実施例と同様に異なるマスクに形成した２個の開
口11、13の交叉部をコンタクトホール25を形成するが、
開口11の形成に際しては素子分離領域22をアライメント
の基準とし、開口14の形成に際してはゲート電極23をア
ライメントの基準とする。
従って、この様な本応用例によれば、ａ＝tox＋α、
ｂ＝ｄ＋αという最小余裕を有するコンタクトホール25
を形成することができる。
ｂ＝ｄ＋αという最小余裕を有するコンタクトホール25
を形成することができる。
ところで、第８図及び第９図に示す様に、一般の方法
で形成したコンタクトホール27では、辺AB、BC、CD、DA
のうちの何れか１つの位置が決まれば他の３つの位置も
一意的に決まる。
で形成したコンタクトホール27では、辺AB、BC、CD、DA
のうちの何れか１つの位置が決まれば他の３つの位置も
一意的に決まる。
従って、コンタクトホール27を介してソース・ドレイ
ン領域24にコンタクトする様にAl配線28をパターニング
する場合、コンタクトホール27の何れの辺をアライメン
トの基準としても、最小のアライメント余裕βでパター
ニングすることができる。
ン領域24にコンタクトする様にAl配線28をパターニング
する場合、コンタクトホール27の何れの辺をアライメン
トの基準としても、最小のアライメント余裕βでパター
ニングすることができる。
ところが、第10図に示す様に、上述の一応用例で形成
したコンタクトホール25では、辺ABとCDとは互いに一意
的に決まり、辺BCとDAとも互いに一意的に決まるが、辺
AB、CDとBC、DAとは一意的に決まらない。
したコンタクトホール25では、辺ABとCDとは互いに一意
的に決まり、辺BCとDAとも互いに一意的に決まるが、辺
AB、CDとBC、DAとは一意的に決まらない。
このため、コンタクトホール25に対してAl配線をパタ
ーニングする場合、例えば辺AB、CDをアライメントの基
準とすると、これらの辺に対するアライメント余裕はβ
でよいが、辺BC、DAに対してはアライメント余裕を とする必要がある。
ーニングする場合、例えば辺AB、CDをアライメントの基
準とすると、これらの辺に対するアライメント余裕はβ
でよいが、辺BC、DAに対してはアライメント余裕を とする必要がある。
従って、上述の一応用例は、辺AB、CDの方向かまたは
辺BC、DAの方向の何れかにAl配線28の余裕度が大きい場
合に有効である。例えばSRAMのビット線では、ビット線
が延びている方向と直角な方向には余裕度が小さいが、
ビット線が延びている方向には余裕度が大きいので、上
述の一応用例が有効である。
辺BC、DAの方向の何れかにAl配線28の余裕度が大きい場
合に有効である。例えばSRAMのビット線では、ビット線
が延びている方向と直角な方向には余裕度が小さいが、
ビット線が延びている方向には余裕度が大きいので、上
述の一応用例が有効である。
本発明によるマスクの形成方法では、第１のマスクの
パターンの内側面で第１のマスクのレジスト膜とレジス
ト膜から成っている第２のマスクとが混合することがな
いので、被処理物上に所要のパターンのマスクを精密に
形成することができる。
パターンの内側面で第１のマスクのレジスト膜とレジス
ト膜から成っている第２のマスクとが混合することがな
いので、被処理物上に所要のパターンのマスクを精密に
形成することができる。
また、無機質膜と被処理物との選択比が小さくても、
無機質膜の除去と同時に被処理物が第１のマスクのパタ
ーンで除去されることがないので、マスクの除去に際し
て被処理物の形状を変化させることがない。
無機質膜の除去と同時に被処理物が第１のマスクのパタ
ーンで除去されることがないので、マスクの除去に際し
て被処理物の形状を変化させることがない。
第１図及び第２図は本発明の一実施例を順次に示す図面
であって第３図の夫々II−II線及びIII−III線に沿う側
断面図、第３図は一実施例で形成したマスクの平面図、
第４図はMOSトランジスタのコンタクトホールの位置を
示す平面図、第５図及び第６図は第４図の夫々Ｖ−Ｖ線
及びVI−VI線に沿う側断面図、第７図は第４図に示した
コンタクトホールを形成するために本発明の一応用例で
形成したマスクの平面図、第８図は一般の方法で形成し
たコンタクトホールと配線との関係を示す平面図、第９
図は第８図のIX−IX線に沿う側断面図、第10図は本発明
の一応用例で形成したコンタクトホールと配線との関係
を示す平面図である。 なお図面に用いた符号において、 11,13……開口 12,14……レジスト膜 15……SiO2膜 16……SOG膜 である。
であって第３図の夫々II−II線及びIII−III線に沿う側
断面図、第３図は一実施例で形成したマスクの平面図、
第４図はMOSトランジスタのコンタクトホールの位置を
示す平面図、第５図及び第６図は第４図の夫々Ｖ−Ｖ線
及びVI−VI線に沿う側断面図、第７図は第４図に示した
コンタクトホールを形成するために本発明の一応用例で
形成したマスクの平面図、第８図は一般の方法で形成し
たコンタクトホールと配線との関係を示す平面図、第９
図は第８図のIX−IX線に沿う側断面図、第10図は本発明
の一応用例で形成したコンタクトホールと配線との関係
を示す平面図である。 なお図面に用いた符号において、 11,13……開口 12,14……レジスト膜 15……SiO2膜 16……SOG膜 である。
Claims (1)
- 【請求項１】所要のパターンで処理を施されるべき被処
理物上に、下層側のレジスト膜と上層側の無機質膜とか
ら成っており前記所要のパターンを含む第１のパターン
を有している第１のマスクを形成する工程と、 前記第１のパターンで前記第１のマスクから露出してい
る前記被処理物上と前記第１のマスク上とに、前記所要
のパターンを含み且つ前記第１のパターンとは異なる第
２のパターンを有しておりレジスト膜から成っている第
２のマスクを形成する工程と、 前記第２のマスクをエッチバックして前記第１のマスク
の前記無機質膜を露出させる工程と、 露出した前記無機質膜を除去する工程と を夫々具備するマスクの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024454A JP2841417B2 (ja) | 1989-02-02 | 1989-02-02 | マスクの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024454A JP2841417B2 (ja) | 1989-02-02 | 1989-02-02 | マスクの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02205023A JPH02205023A (ja) | 1990-08-14 |
| JP2841417B2 true JP2841417B2 (ja) | 1998-12-24 |
Family
ID=12138610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1024454A Expired - Fee Related JP2841417B2 (ja) | 1989-02-02 | 1989-02-02 | マスクの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2841417B2 (ja) |
-
1989
- 1989-02-02 JP JP1024454A patent/JP2841417B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02205023A (ja) | 1990-08-14 |
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