KR930011432B1

KR930011432B1 - 접촉 홀의 형성방법

Info

Publication number: KR930011432B1
Application number: KR1019910007422A
Authority: KR
Inventors: 히로시 하라구찌; 히또시 쯔지; 야스히사 요시다
Original assignee: 가부시끼가이샤 도시바; 아오이 죠이찌
Priority date: 1990-05-09
Filing date: 1991-05-08
Publication date: 1993-12-06
Also published as: JP2519819B2; US5320932A; JPH0415938A

Abstract

내용 없음.

Description

접촉 홀의 형성방법

제1a∼e도는 종래의 접촉 홀 형성 방법을 공정별로 도시한 단면도.

제2도는 종래 공정의 일부를 도시한 단면도.

제3a∼k도는 본 발명의 방법에 따른 공정도를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1, 20 : 반도체 기판 2, 21 : 선택 산화물층

3, 22 : 고립 영역 4, 23 : 게이트 산화물층

4, 24 : 게이트 전극 6, 25 : 층간 절연물층

7, 26 : 포지티브형 레지스트층 8, 27, 33 : 마스크

9, 28 : 자외선

10, 35, 36 : 불순물 영역용 레지스트 개구

29 : 노광부 30 : 미노광부

32 : 알칼리 불용부 34, 37 : 알칼리 가용 영역

39, 40 : 접촉 홀

본 발명은 반도체 기판에 형성하는 불순물 영역이나 전극용에 설치하는 접촉 홀(contact hole)의 형성 방법에 관한 것으로, 특히 층간 절연물층이나 전극에의 오버에칭(over etching)방지에 적절한 것이다.

각종의 반도체 소자의 제조에 있어서는 제1의 도전형을 나타내는 반도체 기판에 제2도전형의 불순물을 도입·확산해서 불순물 영역을 설치함으로써 능동영역, 수동영역 및 저항등의 회로성분으로 되는 군에서 선정한 1종 또는 복수종을 수납하는 방식이 선정되고 있다. 이 능동역역, 수동영역 및 저항은 제2도전형 또는 고농도의 제1도전형의 불순물을 도입·확산함으로써 형성되고 또 이것에 인접하던가 또는 절연물층을 끼워서 도전성 물질을 퇴적해서 전극을 설치하고 있다. 이 불순물 영역의 도입·확산으로 얻어지는 접합단부는 제1도전형을 나타내는 반도체 기판의 표면에 노출되는 일반적이고 이것을 보호하기 위해서도 절연물층을 설치하고 있다. 이와 같은 절연물층 외에 반도체 기판에 이른바 고립영역을 설치하는데, 이용하는 분리용 절연물층 즉 선택 산화물층(local oxidation of separation ; LOCOS)을 집적도가 높은 소자에서는 이용하고 있는 것이 현실이다. 싱기 전극에 전기적으로 접속하는 배선층은 절연물층 즉 층간 절연물층의 최상면에 연속해서 형성되어 있고, 따라서 양자를 연결하는데 이른바 접촉 홀이 필요하게 된다. 그런데, 최근에 집적도가 큰 반도체 소자에서는 층간 절연물질의 표면을 평탄하게 할 수 있는 이른바 에치 백(etcg back)법의 개발로 배선층등에 단차(段差)가 생기지 않도록 해서 이른바 층이 생기지 않도록 되고 나아가 신뢰성이 향상된다. 따라서 접적도가 큰 소자에 있어서는 선택 산화물층이나 불순물 영역에 형성하는 산화물층의 두께가 차이가 있거나 접촉홀의 형성위치에 의해 이것에 대응하는 층간 절연물층의 두께가 다른 경우도 있다. 여기서 제1도 a-f에의해 전계 효과 트랜지스터(transister)의 접촉 홀 형성방법에 대해서 설명한다. 또 도면에서는 소스(source)등 반도체 기판내부에 형성한 불순물 영역을 생략한다. 제1도a에 도시한 것처럼 제1도전형 실리콘(silicon)반도체 기판(1)에는 선택 산화물층(2)를 형성함으로써 복수의 고립영역(3...)을 설치하고, 그 표면에는 게이트 산화물층(4), 게이트전극(5)및 층간 절연물층(6)을 설치한다. 층간 절연물층(6)의 최상면은 에치 백 방법으로 평탄하게 되어 있고, 평탄한 최상면에는 포지티브(posi)형 레지스트(resist)층(7)을 적층(제1도 b참조)해서 제1도 b에 도시한 것처럼 마스크(mask, 8)을 통해 얼라이너(aligner)에 의해 자외선(9)에서 노광(露光되는데, 도면에서는 자외선(9)의 방향을 화살표로 명확하게 했다. 이어서 현상하면(제1도 c참조)불순물 영역을 레지스터 개구(10)과 게이트 전극용 레지스트 개구(11)이 형성된다. 이어서 층간 절연물층(6)의 이방성 에칭을 예를 들면 RIE(reactive ion etching)법으로 행하면 제1도 d에 도시한 것처럼 다른 저부의 접촉 홀(12 및 13)이 형성된다. 이것은 접촉(12 및 13)이 형성되는 층간 절연물질(6)의 막두께가 상이하기 때문이고, 게이트 전극용 접촉 홀(13)에는 오버 에칭(14)를 발생시켜 레지스트 박리 후에도 이 상태가 유지된다 (제1도e참조)

층간 절연물층의 두께가 다른 장소에 접촉 홀을 건식 프로세스(dry process)에 의해 동시에 형성하면 오버 에칭이 발생해서 문제가 생긴다. 이 문제를 해결하기 위해 게이트 전극 및 확산 영역용의 접촉 홀에 필요한 레지스트 패턴(pattern)을 별도의 석판인쇄(lithography)공정으로 형성하는 방법도 생각할 수 있으나 공정수의 추가, 각 석판인쇄 공정의 통합 정밀도의 저하 등의 결정이 있다. 또 제2도에서 밝힌 것처럼 오버에칭 방지용의 레지스트 박막(15)를 층간 절연물층(6)의 두께가 얇은, 즉 접촉 홀(13)에 대응하는 레지스트층(7)에 오버에칭 방지용의 레지스트 박막(15)를 중복시키는 방법도 있으나 석판인쇄 공정의 증간 및 이방성 에칭시의 프로세스 마진(margine)을 고려하면 완전한 것은 아니다. 본 발명은 이와 같은 사정을 감안해서 된 것으로 특히 두께가 다른 층간 절연물층에 저부위치가 고른 접촉 홀을 형성하는 것을 목적으로 한다.

제1도전형을 나타내는 반도체 기판의 선택적인 표면 부근에 분리용 절연물층을 형성해서 고립 영역을 설치하는 공정, 상기 고립영역 표면에 산화물층을 피복하는 공정, 상기 산화물층에 중복해서 전극을 형성하는 공정, 상기 반도체 기판의 전면에 층간 절연물층을 중복해서 그 최상면을 평탄하게 형성하는 공정, 상기 반도체 기판에 포지티브형 레지스트를 도포하여 접촉홀 형성 예정 위치 이외를 노광하는 공정, 상기 노광부를 가열처리해서 현상액에 불용인 영역으로 변환하는 공정, 두꺼운 층간 절연물층에 대응하는 접촉 홀 형성 예정 영역 이외에 인접하는 레지스트층 부분을 노광·현상하는 공정, 상기 레지스트층을 마스크로서 상기 접촉 홀 형성 예정 영역에 대응하는 두께가 두꺼운 층간 절연물층만을 식각해서 두께가 얇은 쪽과 동일한 깊이로 하는 공정, 및 전면 노광.현상해서 두께가 얇은 층간 절연물층 부분을 에칭해서 깊이가 동일한 상기 층간 절연물층 부분을 동시에 에칭하는 공정에, 본 발명에 관한 접촉 홀 형성 방법의 특징이 있다.

본 발명 방법은 반도체 기판의 소정의 위치에 도포한 포지티브형 레지스트층을 암모니아 분위기 증에서 가열하면 현상액에 불용인 성분으로 변환하는 현상과, 화상 반전 레지스트를 사용한 반도체 기판을 가열하면 레지스트 중에 포함되는 암모니아에 의해 동등한 현상이 발생하는 것에 착안한 것이다. 즉, 반도체 소자에 필요한 불순물 영역이나 예를 들면 채널 영역에 대응해서 형성하는 전극 위치에 의해 층간 절연물층에 두께의 차가 생겨서 에칭 공정에 의해 발생하는 오버에칭을 방지하는 것이다. 따라서 오버에칭이 발생하는 층간 절연물층에 중복해서 설치하는 포지티브형 레지스트 부분을 가열처리 함으로써 현상액에 대해 불용인성분으로 변환한다.

통상의 포지티브형 레지스트의 가열처리는 암모니아 중에서 행하지만 이른바 화상 반전 레지스트는 함유하는 암모니아의 작용이 있기 때문에 단순히 가열처리하면 되고, 양 가열 공정에서는 암모니아수의 발생을 방지하기 위해 수분 유입을 적극 억제할 필요가 있다.

상기 변환 공정후 접촉 홀에 대응하는 두께가 두꺼운 층간 절연 물층만을 도중까지 에칭해서 남은 층간 절연물층의 두께를 미에칭층간 절연물층의 두께와 대응하게 한다. 이후 양 층간 절연물층을 동시에 에칭해서 오버에칭이 없는 접촉 홀을 형성한다. 에칭으로서는 예를 들면 이방성 에칭인 RIE법과 등방성 에칭인 습식 에칭을 기종에 따라 선정한다.

본 발명에 관한 한 실시예를 제3도 a-j를 참조해서 설명한다. 즉 실리콘으로 된 예를 들면 제1도전형(N)의 반도체 기판(20)에는 선택적으로 두께 1.5㎛-2.0㎛이 분리용 절연물층(LOCOS, 21)을 공지에 질화 규소층을 이용하는 방법으로 반도체 기판(20)표면 부근에 형성한다. 도시하지 않았으나 분리용 절연물층(21)에 의해 형성되는 고립영역(22)에는 통상의 수법에 의해 제1도전형 또는 제1도전형의 불순물을 도입·확산해서 불순물 영역을 형성한다. 구체적으로 예를 들면 바이폴라 트랜지스터에서는 베이스영역이나 에미터 영역이고 전계효과 트랜지스터(FET)에서는 소스 영역이나 드레인 영역 또는 FET등에 형성되는 채널 영역, 즉 게이트 영역이 형성된다(도시하지 않음). 이와 같은 각 영역에는 도전성 금속층을 예를 들면 스퍼터링법에 의해 퇴적해서 전극을 게이트 영역에서는 대응하는 절연물층에 중복해서 형성하는 층간 절연물층내에 예를 들면 MoSi층을 퇴적해서 게이트 전극을 형성하고, 이 전극에는 집적 회로 소자등에 설치하는 저항등을 회로 성분 부품용으로서 형성하는 경우도 본 발명에서는 포함되는 것으로 한다.

제1도a에는 분리용 절연물층(21)에 의해 전기적으로 구분되는 고립영역(22)표면에 FET의 게이트 산화물층으로서도 기능하는 산화물층(23)이 설치되어 그 일부에 전극(24)를 형성한다. 여기서 층간 절연물층(25)를 1.5㎛-2.0㎛의 두께로 형성하고, 또 포지티브형 레지스트층(26)으로서 예를 들면 (주)나가세 산교가 판매하고 있는 NPR 820(상품명)을 중복해서 피복한다. 층간 절연물층(25)로서는 CVD(chemical vapour deposition) 산화 규소 예를 들면 이산화규소층이나 플라즈마(plasma)산화 규소 예를 들면, 이산화규소층 또는 바이어스(bias)산화 규소 예를 들면, 이산화규소층 등이 적용가능하다.

포지티브형 레지스트층(26)을 피복후 통상과 같이 예비 소성(pre-bake)처리후 스텝퍼등의 얼라이너에 의해 제3도 b에 도시한 바와 같이 마스크(27)을 통해 자외선(28; 도면에서는 방향을 화살표로 도시함)을 노광해서 포지티브형 레지스트층(26)에 노광부(29)와 미노광부(30)을 형성한다. 마스크(27)의설치 위치는 층간 절연물층(25)에 형성하는 접촉 홀 형성예정 위치에 대응하는 포지티브형 레지스트층(26)위치이다.

다음에 제3도 c에 밝힌 것처림 수분이 없는 암모니아 분위기를 유지한 오븐(oven, 31)중에서 상기의 처리를 행한 실리콘 반도체 기판(20)을 가열 처리하여 제3도 d에서 도시한 것처럼 노광부(29)를 현상액인 알칼리성 용액 예를 들면 실리콘에대해 불용인 영역(32)로 변환한다. 포지티브형 레지스트층(26)에 화상반전 레지스트 예를 들면 훽스트사가 판매하고 있는 AZ5214E(상품명으로 재질은 아민계, 이미다졸계)를 사용하는 경우는 건조한 오븐 내에서의 가열처리를 행하면 된다.

또 제3도 d에 있는 것처림 에칭되는 두께가 얇은 층간 절연물층(15)부분에 대응해서 위치하는 마스크(33)을 통해 자외선(28)를 노광하고, 불순물 영역용의 접촉 홀 형성예정 영역에 위치하는 층간 절연물층(25)부분을 콜린에 가용인 영역(34)로 변환하고, 이어서 현상 공정에 의해 제3도 e에 도시한 것 같은 접촉홀용 개구부(35)를 형성한다. 또 에칭되는 두께가 얇은 층간 절연물층(25)부분 즉 FET의게이트 전극용 접촉 홀과 동일한 두께로 되도록 도중까지 에칭(제3도 f참조)해서 깊이가 깊은 개구(36)으로 한다. 이어서 자외선(28; 화살표로 방향을 도시함)등에 의해 절연 노광을 행하여 게이트 전극용 접촉 홀에 대응하는 포지티브형 레지스트층(26)부분을 알칼리에 가용인 조성(37)로 변환한다(제3도 g참조). 이어서 현상에 의해 게이트 전극용 접촉 홀에 대응하는 포지티브형 레지스트층(26)부분에 개구(38)을 형성한다(제3도 h참조).

이와 같은 처리에 의해 불순물 영역용 및 게이트 전극용 접촉홀에 대응해서 남아있는 층간 절연물층(25)부분의 두께는 동등하게 되어 있어서, RIE방법등의 건식 프로세스에 의해 동시에 에칭해서 되어 있어서, RIE방법등의 건식 프로세스에 의해 동시에 에칭해서 불순물 영역용 및 게이트 전극용 접촉 홀(39 및 40)을 오버에칭이 없는 양호한 상태로 형성할 수 있다.(제3도 i참조). 최종 공정으로서 제3도 j에 도시한 것처럼 포지티브형 레지스트를 박리제거해서 접촉홀의 제거를 종료한다. 또 포지티브형 레지스트로서는 (주)도쿄오가에서 판매하고 있는 OFPR8600도 이용할 수 있다.

제3도 a-j의 공정에서는 제1층 배선(도시하지 않음)의 예비 공정이 나타나 있고, 제3도 k에는 다층 배선을 한 FET예를 도시하고 있다. 즉 제1배선층(41)을 전면에 피복후 제2층간 절연물층(42) 및 제2포지티브형 레지스트층(43)을 차례로 중복 형성한 후 제3도 a-j와 완전히 동일한 처리를 하여 다층 배선 반도체 소자에 형성한 두께가 다른 층간 절연물층에 동일한 깊이의 접촉 홀을 형성할 수 있다.

종래의 기술에서는 제1도 d에 도시한 것처럼 오버에칭에 수반하는 에칭 공정에 의해 게이트 전극등에 손상을 일으키고 있고, 이것을 해소하려면 게이트 전극용과 불순물 영역용의 접촉 홀을 별도로 설치해야 하고, 따라서 석판기술 공정수의 증가 및 통합정밀도의 저하를 수반했다. 그밖의 대책도 석판기술 공정수가 증가하거나 에칭시 프로세스 마진의 불안정성이 남는다. 그러나 본 발명 방법에서는 레지스트 도포 회수가 1회뿐이고, 게이트 전극용과 불순물 영역용 접촉 홀 사이의 통합 정밀도를 0으로 할 수 있고,특히 게이트 전극등을 양호한 패턴으로 형성할 수 있다.

Claims

제1도전형을 나타내는 반도체 기판(20)의 선택적인 표면 부근에 분리용 절연물층(21)을 형성해서 고립영역(22)를 설치하는 공정, 상기 고립영역 표면에 산화물층(23)을 피복하는 공정, 상기 산화물층에 중복해서 전극(24)를 형성하는 공정,상기 반도체 기판의 전면에 층간 절연물층(25)를 중복해서 그 최상면을 평탄하게 형성하는 공정, 상기 반도체 기판에 포지티브형 레지스트(26)을 도포하여 접촉 홀 형성 예정 위치 이외를 노광하는 공정, 상기 노광부를 가열 처리해서 현상액에 불용인 영역으로 변환하는 공정, 두꺼운 층간 절연물층에 대응하는 접촉 홀 형성 예정 영역 이외에 인접하는 레지스트층 부분을 노광·현상하는 공정, 상기 레지스트층을 마스크로서 상기 접촉 홀 형성 예정 영역에 대응하는 두께가 두꺼운 층간 절연물층만을 에칭해서 두께가 얇은 쪽과 동일한 깊이로 하는 공정, 전면 노광·현상해서 두께가 얇은 층간 절연물층 부분을 에칭해서 대응하는 상기 레지스트층 부분에 개구를 형성하는 공정, 및 상기 접촉 홀에 대응하여 깊이가 동일한 상기 층간 절연물층 부분을 동시에 에칭하는 공정을 포함하는 것을 특징으로 하는 접촉 홀의 형성방법.