KR20010014923A - 반도체 장치 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 127
- 238000000034 method Methods 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 83
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 34
- 229910010272 inorganic material Inorganic materials 0.000 claims abstract description 7
- 239000011147 inorganic material Substances 0.000 claims abstract description 7
- 230000001681 protective effect Effects 0.000 claims description 40
- 229920002120 photoresistant polymer Polymers 0.000 claims description 37
- 238000000059 patterning Methods 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 10
- 238000002161 passivation Methods 0.000 claims description 7
- 239000010408 film Substances 0.000 description 324
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 33
- 229920005591 polysilicon Polymers 0.000 description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 239000010410 layer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
막 두께가 서로 다른 게이트 절연막을 갖는 반도체 장치의 제조 방법에 있어서, 반도체 기판과 게이트 절연막 각각의 표면이 오염되는 것이 방지된다. 이렇게 하여, 반도체 기판의 표면 상에 새로운 게이트 절연막을 정상적으로 형성할 수가 있다. 이러한 반도체 장치의 제조 방법은, 반도체 기판의 표면 상의 소자 형성 영역에 제1의 게이트 절연막을 형성하는 단계; 제1의 게이트 절연막 상에 무기 재료로 이루어진 보호막을 형성하는 단계; 상기 보호막 상에 제1의 감광성 내에칭성막을 형성하는 단계; 제1의 감광성 내에칭성막을 마스크로 하여 보호막을 에칭하여 소자 형성 영역들중 선정된 한 영역의 제1의 게이트 절연막을 노출시키는 단계; 보호막을 마스크로 하여 노출된 상기 제1의 게이트 절연막을 제거하는 단계; 반도체 기판의 표면을 노출시키는 단계; 및 보호막을 제거하지 않고 남겨둔 상태에서, 반도체 기판의 노출된 표면에 제2의 게이트 절연막을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 막 두께가 서로 다른 게이트 산화막을 동일한 반도체 기판에 형성한 반도체 장치 및 그 제조 방법에 관한 것이다.
당 기술에서는, 시스템 LSI 등 복수의 기능을 갖는 회로를 동일한 반도체 기판에 집적화하는 정도를 증대시키는 것이 요청되고 있다. 이렇게 형성된 반도체 장치에서는, 복수의 전압 레벨을 사용하기도 한다. 이런 경우, 막 두께가 서로 다른 복수의 게이트 절연막을 동일한 반도체 기판 상에 형성하는데, 게이트 절연막 각각의 두께는 사용되는 각각의 전압 레벨에 따른다. 이러한 종류의 종래의 반도체 장치중 하나가 일본 특개평 제10-223774호 공보에 개시되어 있다.
지금부터, 도 6a 내지 도 6e에 도시된 단면도를 참조하여, 이러한 종래의 반도체 장치를 제조하는 종래의 제조 방법을 설명하는데, 여기의 종래의 반도체 장치에는 막 두께가 서로 다른 복수의 게이트 절연막이 제공되어 있다.
이 종래의 반도체 장치를 제조하는 종래의 제조 방법에서는, 먼저, 도 6a에 도시된 바와 같이, 반도체 기판(1)의 상부 표면의 소자 분리 영역(이하, ISO 영역이라고 부를 수도 있음)에 필드 절연막(2)을 당 기술에 잘 알려져 있는 LOCOS(Local Oxidation of Silicon)법을 이용하여 형성한다. 그 결과, 필드 절연막(2)의 형성에 의해, 복수의 소자 형성 영역(ACTA 및 ACTB 영역)이 서로 분리되어 개개의 소자 형성 영역으로 획정된다.
그 다음, 도 6b에 도시된 바와 같이, 소자 형성 영역에 노출된 반도체 기판(1)의 표면에 복수의 게이트 절연막(3)을 형성한다. 이에 이어서, 필드 절연막(2)과 게이트 절연막(3) 전체를 덮도록 레지스트 막(4)을 형성한다.
그런 다음, 도 6c에 도시된 바와 같이, 레지스트막(4)을 포토리소그래피 및 에칭에 의해 패터닝하여, 막 두께가 얇은 제2의 게이트 절연막(6)이 형성되어야 하는 소자 형성 영역(ACTB 영역)에 대응하는 위치에 레지스트 막(4)의 개구부(5)를 형성하고, 막 두께가 두꺼운 제1의 게이트 절연막(3a)이 형성되는 다른 소자 형성 영역(ACTA 영역)을 덮는다. 그 다음, 레지스트 막(4)의 개구부(5)를 통해 노출된 게이트 절연막(3)을 패터닝된 레지스트막(4)을 마스크로 하여 웨트-에칭 기술에 의해 제거한다.
이어서, 도 6d에 도시된 바와 같이, 레지스트 막(4) 전체를 제거한다. 그 후, 반도체 기판(1)의 소자 형성 영역(ACTA 및 ACTB)에 대응하는 위치의 표면을 열산화함으로써, 반도체 기판(1)의 ACTB 영역에 대응하는 위치 표면에 제2의 게이트 절연막(6)이 추가로 형성되고, 반도체 기판(1)의 표면에 새롭게 산화된 부분이 추가됨으로써 게이트 절연막(3)의 막 두께가 증가되어, ACTA 영역에 대응하는 위치에 막 두께가 두꺼운 제1 게이트 절연막(3a)이 형성된다.
도 6e에 도시된 바와 같이, 반도체 기판(1)의 전면에 폴리실리콘 막을 형성하고 패터닝하여, 복수의 게이트 전극(7)을 형성한다. 그 다음, 제1의 게이트 절연막(3a)과 제2의 게이트 절연막(6)을 게이트 전극(7)을 마스크로 하여 에칭에 의해 선택적으로 제거하여, 게이트 전극(7)에 의해 덮여진 제1의 게이트 절연막(3a) 및 제2의 게이트 절연막(6) 부분만이 제거되지 않은 상태로 남아서, 제1의 게이트 절연막(3b) 및 제2의 게이트 절연막(6a)이 각각 형성된다.
이어서, 게이트 전극(7)을 마스크로 하여 게이트 전극(7) 각각의 양측에 인접한 위치의 반도체 기판(1)의 노출된 표면에, 도전성 불순물을 이온 주입함으로써 드레인/소스 영역, S/D 영역(8a, 8b)을 반도체 기판(1)의 표면에 형성한다.
상기한 이온 주입 공정을 행하고 난 후, 잘 알려진 종래의 처리 공정을 행하여, 막 두께가 서로 다른 제1 및 제2의의 게이트 절연막(3b, 6a)을 갖는 종래의 반도체 장치를 완성한다.
지금부터, 본 발명이 해결하고자 하는 문제를 설명한다.
상술한 종래의 반도체 장치의 제조 방법에서는, 도 6d에 도시된 공정중에, 게이트 절연막(3)의 표면과 반도체 기판(1)의 표면에 추가의 제1의 게이트 절연막(3a)과 제2의 게이트 절연막(6)이 추가로 형성되지 않아, 게이트 절연막(3)의 표면과 반도체 기판(1)의 표면 각각에 소위 "티어드롭(teardrop)"(일본어로 "미즈따마")이라고 하는 불량이 생기는 문제가 있다.
본 발명의 목적은, 상기한 관점에 비추어, 반도체 장치 및 그 제조 방법을 제공하는 것으로서, 반도체 장치는 막 두께가 서로 다른 게이트 절연막을 구비하고, 이러한 반도체 장치의 제조 방법에 의해 장치의 반도체 기판의 표면과 장치의 각각의 게이트 절연막의 표면 각각이 오염되는 것을 방지할 수 있고, 이에 따라서 이전의 게이트 절연막의 표면 및 반도체 기판의 표면 각각에 새로운 게이트 절연막을 정상적으로 형성할 수 있다.
본 발명의 제1 특성에 따르면, 동일한 반도체 기판 상에 막 두께가 서로 다른 복수의 게이트 절연막을 형성하는 반도체 장치의 제조 방법에 있어서,
상기 반도체 기판 표면에 선택적으로 소자 분리 영역을 형성하여, 상기 소자 분리 영역에 의해 서로 분리된 복수의 소자 형성 영역을 형성하는 단계;
상기 반도체 기판의 상기 표면 상의 상기 소자 형성 영역들 각각에 제1의 게이트 절연막을 형성하는 단계;
상기 제1의 게이트 절연막 상에 상기 제1의 절연막에 가해지는 에칭에 대하여 에칭 내성을 갖는 무기 재료로 이루어진 보호막을 형성하는 단계;
상기 보호막 상에 상기 보호막에 가해지는 에칭에 대하여 에칭 내성을 갖는 제1의 감광성 내에칭성막을 형성하는 단계;
상기 제1의 감광성 내에칭성막을 패터닝하여, 상기 소자 형성 영역들중의 선정된 영역에 상기 제1의 감광성 내에칭성막의 개구부를 형성하는 단계;
상기 제1의 감광성 내에칭성막의 상기 개구부를 통해 상기 보호막을 에칭하여, 상기 소자 형성 영역들중의 상기 선정된 영역의 상기 제1의 게이트 절연막을 노출시키는 단계;
상기 보호막을 마스크로 하여, 노출된 상기 제1의 게이트 절연막을 제거하여, 상기 반도체 기판 표면을 노출시키는 단계; 및
상기 반도체 기판의 상기 노출된 표면 상에 제2의 게이트 절연막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
전술한 바에 따르면, 보호막을 제거하지 않은 상태에서 제2의 게이트 절연막을 형성하는 것이 양호한 방법이다.
또한, 상기 제2의 게이트 절연막을 형성하는 단계 이후에,
상기 제1의 게이트 절연막 상에 제거되지 않고 남아있는 상기 보호막을 패터닝하여 제1의 게이트 전극을 형성하는 단계;
상기 반도체 기판의 상기 표면 전체에 제2의 감광성 내에칭성막을 형성하는 단계;
상기 제2의 감광성 내에칭성막을 패터닝하여 상기 제2의 게이트 절연막 상에 상기 제2의 감광성 내에칭성막의 개구부를 형성하는 단계;
상기 반도체 기판의 상기 표면 전체에 도전막을 형성하여, 상기 제2의 감광성 내에칭성막의 상기 개구부에 의해 정해진 상기 제2의 게이트 절연막 상에 상기 도전막으로 이루어진 제2의 게이트 전극을 형성하는 단계; 및
상기 제2의 게이트 전극이 제거되지 않고 남아있는 상태에서 상기 제2의 감광성 내에칭성막을 리프트 오프 공정에 의해 제거함으로써 상기 제2의 감광성 내에칭성막과 함께 상기 도전막을 제거하는 단계를 행하는 것이 바람직한 방법이다.
또한, 상기 제2의 게이트 절연막을 형성하는 단계 이후에,
상기 반도체 기판의 상기 표면 전체에 제3의 감광성 내에칭성막을 형성하는 단계;
상기 제3의 감광성 내에칭성막을 패터닝하여 상기 제2의 게이트 절연막 상에 상기 제3의 감광성 내에칭성막의 개구부를 형성하는 단계;
상기 반도체 기판의 상기 표면 전체에 도전막을 형성하여 상기 제3의 감광성 내에칭성막의 상기 개구부에 의해 정해진 상기 제2의 게이트 절연막 상에 상기 도전막으로 이루어진 제2의 게이트 전극을 형성하는 단계;
상기 제2의 게이트 전극이 제거되지 않고 남아있는 상태에서, 상기 제3의 감광성 내에칭성막을 리프트 오프 공정에 의해 제거함으로써 상기 제3의 감광성 내에칭성막과 함께 상기 도전막을 제거하는 단계;
상기 반도체 기판의 상기 표면 전체에 제4의 감광성 내에칭성막을 형성하는 단계;
상기 제4의 감광성 내에칭성막을 패터닝하여, 상기 제2의 게이트 전극이 형성된 소자 형성 영역을 덮는 상기 제4의 감광성 내에칭성막의 제1 패턴 및 상기 보호막 상의 상기 제1의 게이트 전극이 형성되어야 하는 상기 소자 형성 영역에 상기 제4의 감광성 내에칭성막의 제2 패턴을 형성하는 단계; 및
상기 제4의 감광성 내에칭성막의 상기 제2 패턴을 마스크로서 상기 보호막을 에칭하고, 각각의 상기 소자 형성 영역에 상기 제1의 게이트 전극을 형성하는 단계를 행하는 것이 바람직한 방법이다.
또한, 상기 제2의 게이트 절연막을 형성하는 단계 이후에,
상기 보호막을 제거하는 단계;
상기 제1의 게이트 절연막 및 상기 제2의 게이트 절연막 둘다를 덮도록 도전막을 형성하는 단계; 및
상기 도전막을 패터닝하여 상기 제1의 게이트 절연막 및 상기 제2의 게이트 절연막 상에 제1의 게이트 전극 및 제2의 게이트 전극을 각각 형성하는 단계를 행하는 것이 바람직한 방법이다.
또한, 보호막은 반도체 막으로 형성하는 것이 바람직한 방법이다.
또한, 제1, 제2, 제3 및 제4의 감광성 내에칭성막 각각이 레지스트막을 형성하는 것이 바람직한 방법이다.
본 발명의 제2 특징에 따르면, 동일한 반도체 기판 상에 막 두께가 서로 다른 복수의 게이트 절연막을 형성하는 반도체 장치의 제조 방법으로서,
상기 반도체 기판 표면에 선택적으로 소자 분리 영역을 형성하여, 상기 소자 분리 영역에 의해 서로 분리된 복수의 소자 형성 영역을 형성하는 단계;
상기 반도체 기판의 상기 표면 상의 상기 소자 형성 영역들 각각에 제1의 게이트 절연막을 형성하는 단계;
상기 제1의 게이트 절연막 상에 상기 제1의 절연막에 가해지는 에칭에 대하여 에칭 내성을 갖는 무기 재료로 이루어진 보호막을 형성하는 단계;
상기 보호막 상에 상기 보호막에 가해지는 에칭에 대하여 에칭 내성을 갖는 제1의 감광성 내에칭성막을 형성하는 단계;
상기 제1의 감광성 내에칭성막을 패터닝하여, 상기 소자 형성 영역들중의 선정된 영역에 상기 제1의 감광성 내에칭성막의 개구부를 형성하는 단계;
상기 제1의 감광성 내에칭성막의 상기 개구부를 통해 상기 보호막을 에칭하여, 상기 소자 형성 영역들중의 상기 선정된 영역의 상기 제1의 게이트 절연막을 노출시키는 단계;
상기 보호막을 마스크로 하여, 노출된 상기 제1의 게이트 절연막을 제거하여, 상기 반도체 기판 표면을 노출시키는 단계; 및
상기 반도체 기판의 상기 노출된 표면 상에 제2의 게이트 절연막을 형성하는 단계를 포함하는 제조 방법에 의해 제조된 반도체 장치가 제공된다.
상기한 구성을 갖는 본 발명의 작용은 다음과 같다.
먼저, 도 6a 및 도 6b에 도시된 종래의 반도체 장치 제조 방법에 내재하는 문제에 대하여, 본 발명의 발명자는, 패터닝 공정에서 사용되는 레지스트막이 게이트 절연막(3)에 직접 접촉하기 때문에, 레지스트막에 개구부를 형성할 때나 게이트 절연막을 웨트 에칭할 때 그리고 레지스트막을 제거할 때에, 게이트 절연막의 표면에 레지스트막의 잔여가 제거되지 않고 남아있다는 사실에 문제가 있다는 것을 발견하였다..
이러한 발견에 의해, 상기한 공정 구성을 갖는 본 발명을 이루게 되었다. 그 결과, 본 발명에서는, 레지스트막 등의 제1의 감광성 내에칭성막을 반도체 기판 표면 상에 제일 먼저 형성되는 제1의 게이트 절연막 상에 직접적으로 형성하지 않는다. 특히, 본 발명에서는, 제1의 게이트 절연막과 레지스트막 사이에 무기 재료로 이루어진 보호막을 개재한다. 이러한 구성으로, 본 발명에서는, 제1의 게이트 절연막을 형성한 후 제2의 게이트 절연막을 형성하기 이전에, 제1의 게이트 절연막의 표면이나 제2의 게이트 절연막이 형성되어야 하는 반도체 기판의 표면이 감광성 내에칭성막과 직접 접촉할 우려가 없다. 따라서, 본 발명에 의한 방법에 의해 제1의 게이트 절연막 의 표면이나 (제2의 게이트 절연막이 형성될) 반도체 기판의 표면이 레지스트막의 잔여물(감광성 내에칭성막)에 의해 오염되는 것을 방지할 수 있다. 이렇게 함으로써, 본 발명의 방법이 반도체 기판의 표면에 제2의 게이트 절연막을 정상적으로 형성할 수 있다.
또한, 상기한 구성을 갖는 본 발명에서는, 보호막으로서 도전막을 사용함으로써, 도전막의 패터닝 완료 이후에 게이트 전극으로서 도전막을 직접적으로 사용할 수가 있다. 따라서, 본 발명의 방법에 의하면, 제1 및 제2의 게이트 절연막에는 보호막을 제거하기 위해 행하는 드라이 에칭 공정이 행해지지 않게 할 수 있다. 이렇게 함으로써, 제1 및 제2의 게이트 절연막의 막 두께가 감소되거나 표면 품질이 손상되는 것을 방지할 수 있다.
도 1a, 1b, 1c 및 1d는 본 발명의 제1 실시예의 반도체 장치를 제조하기 위한 제조 공정의 제1군을 도시하는 도면으로서, 반도체 기판의 상부에 필드 절연막이 형성되어 있는 것을 도시하는 일련의 단면도.
도 2a, 2b, 2c 및 2d는 본 발명의 제1 실시예의 반도체 장치를 제조하기 위한 제조 공정의 제2군을 도시하는 도면으로서, 반도체 기판의 상부에 필드 절연막이 형성되어 있는 것을 도시하는 일련의 단면도.
도 3a 및 3b는 본 발명의 제1 실시예의 반도체 장치를 제조하기 위한 제조 공정의 제3군을 도시하는 도면으로서, 반도체 기판의 한 쌍의 단면도.
도 4a, 4b, 4c 및 4d는 본 발명의 제2 실시예의 반도체 장치를 제조하기 위한 제조 공정을 도시하는 도면으로서, 반도체 기판의 상부에 필드 절연막이 형성되어 있는 것을 도시하는 일련의 단면도.
도 5a, 5b, 5c 및 5d는 본 발명의 제3 실시예의 반도체 장치를 제조하기 위한 제조 공정을 도시하는 도면으로서, 반도체 기판의 상부에 필드 절연막이 형성되어 있는 것을 도시하는 일련의 단면도.
도 6a, 6b, 6c 및 6d는 종래의 반도체 장치를 제조하기 위한 종래의 제조 공정을 도시하는 도면으로서, 종래의 반도체 기판 상부에 필드 절연막이 형성되어 있는 것을 도시하는 일련의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판
12 : 필드 절연막
13 : 제1의 게이트 절연막
14 : 폴리실리콘막
15 : 레지스트막
16a : 개구부
첨부된 도면을 참조하여 본 발명의 실시예를 이용함으로써 본 발명을 행하기 위한 최상의 방법을 상세하게 설명한다.
그러나, 본 발명은 다양한 형태로 구현될 수 있고, 여기에 개시된 실시예에 제한되어서는 않되며, 오히려 이 실시예들은 본 명세를 완전하고 완벽하게 하기 위해 제공된 것이며 당업자에게 본 발명의 범주를 완전하게 전하는 것이다.
첨부된 도면에서는, 막 및 영역의 두께가 명확성을 꾀하기 위해 과장되어 있다. 도면 전체에 걸쳐서 동일한 부분에는 동일한 참조 번호를 부여하였다.
부수적으로, 막이 또 다른 막이나 기판 "상부(on)"에 있다라고 하는 경우에는, 상기 또 다른 막이나 기판 바로 위일 수 있고, 또한 개재막은 사이에 존재하는 것일 수도 있다.
제1 실시예
도 1a 내지 도 1d, 도 2a 내지 도 2d 및 도 3a 및 도 3b는, 반도체 장치의 제조를 위한 본 발명에 따른 제1 실시예의 방법의 일련의 제조 공정을 도시하는 도면으로서, 본 발명의 반도체 장치의 일련의 단면도를 도시하는 것이다.
본 발명의 상기한 제조 방법에서는, 도 1a에 도시된 바와 같이, 실리콘으로 이루어진 반도체 기판(11)의 상부 표면 상의 소자 분리 영역(ISO 영역)에 최초로 실리콘 산화막으로 형성된 필드 절연막(12)을 당기술에 잘 알려진 LOCOS 공정에 의해 형성한다. 그 결과, 필드 절연막(12)에 의해 복수의 소자 형성 영역 ACTA 및 ACTB가 서로 윤곽이 정해져서 이격된다.
그 다음, 도 1b에 도시된 바와 같이, 반도체 기판(11)의 표면을 열산화하여 막 두께가 약 11nm으로 비교적 두꺼운 실리콘 산화막으로 형성된 제1의 게이트 절연막(13)을 형성하는데, 반도체 기판의 표면은 소자 형성 영역 ACTA 및 ACTB이 노출된다. 이에 이어서, 폴리실리콘막(보호막(14)) 상에 레지스트막(제1의 감광성 내에칭성막)(15)을 형성한다.
그 다음, 도 1d에 도시된 바와 같이, 레지스트막(15)의 개구부(16a)를, 나중에 막 두께가 얇은 제2의 게이트 절연막을 형성할 소자 형성 영역 ACTB에 대응하는 위치에 형성한다. 이 때, 나중에 막 두께가 두꺼운 제1의 게이트 절연막을 형성할 다른 소자 형성 영역 ACTA를 레지스트막(15)으로 덮는다. 이에 이어서, ACTB 영역 상에 형성된 폴리실리콘막(14)을 레지스트막(15)의 개구부(16a)를 통해 행해지는 드라이 에칭에 의해 제거하여, ACTA 영역 상에 형성된 폴리실리콘막(14a)이 제거되지 않고 남아있는 상태에서 ACTA 영역에 레지스트막(18)의 개구부(18a)를 형성하여 레지스트막(18)이 ACTB 영역을 덮도록 한다. 이에 이어서, 폴리실리콘막(14a)의 표면 상의 실리콘 산화막(17a) 및 폴리실리콘(14) 자체를 마스크로 작용하는 레지스트막(18)에 의해 순차적으로 에칭한다.
상기한 바에 따라서, 도 2d에 도시된 바와 같이, 레지스트막(18)을 제거한다. 그런 다음, 약 150nm 두께의 폴리실리콘막(보호막)(19)을 CVD 공정에 의해 ACTB 영역의 제2의 게이트 절연막(17)과 함께 ACTA 영역의 제1의 게이트 절연막(13)을 덮도록 형성한다. 지금부터, 도 3a에 도시된 바와 같이, 레지스트막(20)을 폴리실리콘막(19)을 덮도록 형성한 다음, 패터닝하여 레지스트막(20)이 제1 및 제2의 게이트 전극을 형성할 ACTA 및 ACTB 영역에 제거되지 않고 남아있도록 한다. 그 다음, 반도체 기판(11)의 표면을 폴리실리콘막(19) 및 게이트 절연막(13, 17)을 마스크로서 레지스트막(20)을 이용하여 드라이 에칭에 의해 순차 제거함으로써 노출시킨다. 그 결과, 폴리실리콘막으로 형성된 제1의 게이트 전극(19a) 및 제2의 게이트 전극(19b) 둘다를 형성한다. 이와 동시에, 제1의 게이트 절연막(13a) 및 제2의 게이트 절연막(17b)을 제1의 게이트 전극(19a)과 제2의 게이트 전극(19b) 아래에 각각 형성한다.
그 다음, 레지스트막(20)을 제거하지 않고 남겨둔 상태에서, 또는 레지스트막(20)의 제거후에, 도 3b에 도시된 바와 같이, 이온 주입 공정에서 마스크로서 역할을 하는 제1의 게이트 전극(19a) 및 제2의 게이트 전극(19b)을 사용하여 반도체 기판(11)의 표면에 반도체 기판(11)과 도전형이 반대인 도전형의 불순물을 이온 주입한다. 이에 이어서, 가열 처리를 행하여 도전형 불순물을 활성화하여, 제1의 게이트 전극(19a)의 양측에 인접한 위치의 반도체 기판(11)의 표면에 소스/드레인 영역(S/D 영역)(21a, 21b)을 형성하고, 제2의 게이트 전극(19b)의 양측에 인접한 위치의 반도체 기판(11)의 표면에 소스/드레인 영역(S/D 영역)(21c, 21d)을 형성한다.
그런 다음, 상기한 공정 단계에 후속하여 일련의 종래의 공정 단계를 행하여, 막 두께가 서로 다른 제1의 게이트 절연막(13a) 및 제2의 게이트 절연막(17b)을 갖는 본 발명의 반도체 장치가 완성된다.
상술한 바와 같이, 본 발명의 제1 실시예에서는, 도 1c에 도시된 바와 같이, 제1의 게이트 절연막(13) 상에 레지스트막(15)을 직접적으로 형성하지 않는다. 환언하면, 제1의 게이트 절연막(13)과 레지스트막(15) 사이에 폴리실리콘막(14)을 개재시키기 때문에, 제1의 게이트 절연막(13)을 형성한 후 새로운 제2의 게이트 절연막(17)을 형성하기 전에, 제1의 게이트 절연막(13)의 표면이나 새로운 제2의 게이트 절연막(17)이 형성되어야 하는 반도체 기판(11)의 표면이 레지스트막(15)과 즉시 접촉할 우려가 없다. 이 때문에, 본 발명에서는, 제1의 게이트 절연막(13)의 표면이나 반도체 기판(11)의 표면이 레지스트막(15)의 잔여물에 의해 오염될 우려가 없다.
그 결과, 도 2b에 도시된 바와 같이, 본 발명의 방법에서는 종래의 방법에 내재하는 티어드롭(teardrop) 불량이 없어서, 반도체 기판(11)의 표면에 제2의 게이트 절연막(17)을 정상적으로 형성할 수 있다.
제2 실시예
도 4a 내지 도 4d는 본 발명의 반도체 장치를 제조하는 방법의 제2 실시예를 도시하는 도면으로서, 본 발명의 반도체 장치를 제조하는 일련의 공정 단계를 도시한다.
본 발명의 제1 실시예와 제2 실시예와의 구성에 있어서의 근본적인 차이점은 제2 실시예에서는 보호막의 역할을 하는 폴리실리콘막(14)이 게이트 전극으로서도 사용된다는 것이 제1 실시예와 다른점이다.
본 발명의 제2 실시예의 공정에서는, 먼저, 도 1a 내지 도 1d 및 도 2a 내지 도 2b에 도시된 본 발명의 제1 실시예의 공정과 실질적으로 동일한 공정 단계를 행한다. 그런 다음, ACTA 및 ACTB 영역에 제1의 게이트 절연막(13)과 제2의 게이트 절연막(17)을 각각 형성한다. 이 때, ACTA 영역에서는 보호막으로서 역할을 하는 폴리실리콘막(14a)이 제1의 게이트 절연막(13) 상에 여전히 제거되지 않은 상태로 남아있다. 폴리실리콘막(14a)의 표면에는 실리콘 산화막(17a)이 도포되어 있다.
그런 다음, 도 4a에 도시된 바와 같이, 반도체 기판(11)의 상기 표면 전체에 레지스트막(22)을 형성한 다음 제1의 게이트 전극(14b)이 형성되어야 하는 ACTA 영역에 레지스트막(22)을 제거하지 않은 상태로 남겨두고, ACTB 영역을 레지스트막(22)으로 덮는 방식으로 패터닝한다. 그 다음, ACTB 영역의 실리콘 산화막(17a) 및 폴리실리콘막(14a) 둘다를 레지스트막(22)을 마스크로 하여 패터닝함으로써 제1의 게이트 전극(14b)을 형성한다.
그 다음, 레지스트막(22)을 제거한다. 그 후, 도 4b에 도시된 바와 같이, 반도체 기판(11)의 전면에 새로운 레지스트막(제2의 감광성 내에칭성막)(23)을 형성한다. 그 후, 이렇게 형성된 레지스트막(23)을 패터닝하여 제2의 게이트 전극(25)이 형성되어야 하는 ACTB 영역에 대응하는 위치의 레지스트막(23)에 개구부(24)를 형성한다. 그 다음, 막 두께가 약 150nm인 폴리실리콘막(보호막)(25, 25a)을 CVD법에 의해 반도체 기판(11)의 전면에 형성한다. 그 결과, 폴리실리콘막으로 형성된 제2의 게이트 전극(25)이 레지스트막(23)의 개구부(24)에 의해 정해진 제2의 게이트 절연막(17) 상에 형성된다.
그 다음, 도 4c에 도시된 바와 같이, ACTB 영역에서 제2의 게이트 전극(25)을 제거하지 않고 남겨둔 상태에서 리프트 오프 공정에 의해 레지스트막(23)을 레지스트막(23) 상에 형성된 폴리실리콘막(25a)과 함께 제거한다.
그런 다음, 도 4d에 도시된 바와 같이, 제1의 게이트 전극(14b)과 제2의 게이트 전극(25)을 마스크로 하여, 제1의 게이트 전극(14b)의 양측 및 제2의 게이트 전극(25)의 양측의 반도체 기판(11) 표면에 노출되어 있는 제1의 게이트 절연막(13) 및 제2의 게이트 절연막(17)을 드라이 에칭에 의해 제거한다.
그 결과, 제1의 게이트 절연막(14b)과 제2의 게이트 절연막(25) 하부에 제1의 게이트 전극(13a) 및 제2의 게이트 전극(17b)이 각각 형성된다.
상기한 공정 단계에 이어서, 본 발명의 제1 실시예의 방법의 경우에서와 같이 일련의 종래의 공정 단계를 행하여, 막 두께가 서로 다른 제1의 게이트 절연막(13a) 및 제2의 게이트 절연막(17b)을 갖는 본 발명의 반도체 장치를 완성한다.
상술한 바와 같이, 본 발명의 제2 실시예에서는, 보호막으로서 역할을 하는 폴리실리콘막(14a)을 패터닝한 다음 제1의 게이트 전극(14b)으로서 직접 사용한다. 따라서, 폴리실리콘막(14a)의 제거를 위한 드라이 에칭 처리에서 사용하는 드라이 에칭 가스 등의 부식액 등에 의해 부식될 우려가 없다. 이에 의해 제1의 게이트 절연막(13a)과 제2의 게이트 절연막(17b)의 막 두께가 감소되지 않고 또한 표면 품질 역시 저감되지 않는다.
제3 실시예
도 5a 내지 도 5d는 본 발명의 반도체 장치의 일련의 단면도를 도시하는 도면으로서, 본 발명의 반도체 장치의 제조 방법의 제3 실시예를 도시한다.
제3 실시예에서는, 보호막으로서 사용하는 폴리실리콘막을 패터낭한 다음 본 발명의 방법의 제2 실시예에서의 경우와 같이 게이트 전극으로서 사용한다. 그러나, 제3 실시예는 제2 실시예와 제1 및 제2의 게이트 전극을 형성하는 순서가 다르다. 특히, 제3 실시예에서는 이 순서가 뒤바뀌어 있다.
제3 실시예에서는, 먼저, 도 1a 내지 도 1b에 도시된 제1 실시예의 공정 단계를 행한다. 그 다음, ACTA 및 ACTB 영역에 제1의 게이트 절연막(13) 및 제2의 게이트 절연막(17)을 각각 형성한다. 보호막의 역할을 하는 폴리실리콘막(14a) 및 실리콘 산화막(17a)을 ACTA 영역의 제1의 게이트 절연막(13) 상에 제거되지 않은 상태로 남겨둔다.
그 후, 도 5a에 도시된 바와 같이, 반도체 기판(11)의 전면에 레지스트막(제3의 감광성 내에칭성막)(26)을 형성한 다음, 제2의 게이트 전극(28)이 형성되여야 하는 ACTB 영역에 레지스트막(26)의 개구부(27)를 형성하고, ACTA 영역을 레지스트막(26)으로 덮는 방식으로 패터닝한다. 그 후에, 막 두께가 약 150nm인 폴리실리콘막(보호막)(28, 28a)을 반도체 기판(11)의 전면에 CVD법에 의해 형성하여, 폴리실리콘막으로 형성된 제2의 게이트 전극(28)이 레지스트막(26)의 개구부(27)에 의해 정해진 제2의 게이트 절연막(17) 상에 형성된다.
그 다음, 도 5b에 도시된 바와 같이, 제2의 게이트 전극(28)을 제거하지 않고 남겨둔 상태에서 폴리실리콘막(28a)을 레지스트막(26)과 함께 제거한다.
그 후, 반도체 기판(11)의 전면에 새로운 레지스트막(제4의 감광성 내에칭성막)(29)을 형성한다. 이에 후속하여, 도 5c에 도시된 바와 같이, 레지스트막(29)을 패터닝하여, ACTA 영역의 제1의 게이트 전극이 형성되어야 하는 영역의 실리콘 산화막(17a) 상에 레지스트막(29)을 남겨두고, ACTB 영역을 레지스트막(29)으로 덮는다.
그 다음, 폴리실리콘막(14a)을 마스크(29)을 마스크로 하여, ACTA 영역의 폴리실리콘막(14a)을 패터닝하여,제1의 게이트 전극(14b)을 형성한다.
그 후, 도 5d에 도시된 바와 같이, 제1의 게이트 전극(14b)과 제2의 게이트 전극(28)을 마스크로 하여, 제1의 게이트 전극(14b)과 제2의 게이트 전극(28)의 양측의 반도체 기판(11) 표면에 노출하고 있는 제1의 게이트 절연막(13)과 제2의 게이트 절연막(17)을 드라이 에칭 처리에 의해 제거한다. 이러한 에칭 처리의 결과, 제1 및 제2의 게이트 전극(14b, 28)의 하부에 각각 제1 및 제2의 게이트 절연막(13a, 17b)이 형성된다. 그 후, 본 발명의 제1 실시예와 실질적으로 동일한 공정을 행하여, 막 두께가 서로 다른 게이트 절연막(13a, 17b)을 갖는 반도체 장치가 완성된다.
상술한 바와 같이, 본 발명의 제3 실시예에서는, 보호막으로서 역할을 하는 폴리실리콘막(14a)이 제1의 게이트 전극(14b)으로서 역할을 직접적으로 할 수 있도록 패터닝되기 때문에, 본 발명의 제3 실시예에 의해서 본 발명의 제2 실시예에서와 실질적으로 동일한 효과를 얻을 수 있다.
본 발명의 실시예들을 도면을 참조하여 설명하였지만, 본 발명은 이 실시예들의 구체적인 구성에 제한되는 것이 아니다. 본 발명의 사상에서 벗어나지 않는 한도 내에서 어떠한 수정이나 변형도 본 발명에 포함되는 것이다.
예를 들면, 본 발명의 제1 실시예에서는, 도 2a에 도시된 바와 같이, 레지스트막(15)의 제거를 완료한 후에, 에칭 처리를 행하여 제1의 게이트 절연막(13)을 제거하기 위한 에칭 처리를 행한다. 그러나, 레지스트막(15)을 제거하지 않고 남겨둔 상태에서 에칭 처리를 행하는 것도 가능하다.
또한, 본 발명의 제1 실시예에서는, 도 2b에 도시된 바와 같이, 폴리실리콘막(14a)을 제거하지 않고 남겨둔 상태에서 열 산화 처리를 행한다. 그러나, 이러한 폴리실리콘막(14a)의 제거를 완료한 후에 열산화 처리를 행하는 것도 가능하다. 또한, 유기 재료로 이루어진 보호막으로서 폴리실리콘막(14)을 사용하였지만, 질화막, 굴절 금속막 등으로 보호막을 형성할 수 있다. 보호막(14)으로서 고융점 금속막을 사용하는 경우, 상기한 실시예에서의 폴리실리콘막(14a)의 경우에서와 같이 게이트 전극(14b)으로서 고융점 금속막을 사용하는 것도 가능하다.
또한, 게이트 절연막의 막 두께가 두꺼운 ACTA 영역과 게이트 절연막의 막 두께가 얇은 ACTB 영역을 교차하여 형성하고 있지만, 본 발명은 이러한 구성에 한정되지 않는다. 환언하면, 본 발명에서는 임의의 다른 적당한 구성을 사용할 수 있다. 예를 들면, 이러한 적당한 구성들중 하나는, 복수의 소자 형성 영역 ACTA 및 ACTB을 그룹으로 형성할 수 있다.
지금부터, 본 발명의 효과에 대해 설명한다. 상술한 바와 같이, 상기한 구성을 갖는 본 발명에서는, 제1의 감광성 내에칭성막(15)이 최초로 형성되는 제1의 게이트 절연막(13) 상에 직접적으로 형성되지 않기 때문에, 다시 말해서, 제1의 감광성 내에칭성막(15)과 제1의 게이트 절연막(13) 사이에, 도 1c에 도시된 바와 같이, 무기 재료로 이루어진 제1의 보호막(14)이 개재되어 있기 때문에, 제1의 게이트 절연막(13)의 표면과 제2의 게이트 절연막(17)이 형성되어야 하는 반도체 기판(11)의 표면 각각이 제1의 감광성 내에칭성막(15)과 접촉할 우려가 없다. 이렇게 됨으로써 상기 표면들이 제1의 감광성 내에칭성막(15)에 의해 오염되는 것을 방지할 수 있다. 그 결과, 본 발명에서는 게이트 절연막이 형성되어야 하는 상기 표면들에 게이트 절연막을 정상적으로 형성할 수 있다.
따라서, 본 발명은 상기한 실시예에 제한되지 않고, 본 발명의 사상과 범주에서 벗어나지 않는 한도 내에서 변형 및 수정이 있을 수 있다는 것이 명백해졌다.
Claims (10)
- 동일한 반도체 기판 상에 막 두께가 서로 다른 복수의 게이트 절연막을 형성하는 반도체 장치의 제조 방법에 있어서,상기 반도체 기판의 표면에 선택적으로 소자 분리 영역을 형성하여, 상기 소자 분리 영역에 의해 서로 분리된 복수의 소자 형성 영역을 형성하는 단계;상기 반도체 기판의 상기 표면 상의 상기 소자 형성 영역들 각각에 제1의 게이트 절연막을 형성하는 단계;상기 제1의 게이트 절연막 상에, 상기 제1의 절연막에 가해지는 에칭에 대하여 에칭 내성을 갖는 무기 재료로 이루어진 보호막을 형성하는 단계;상기 보호막 상에, 상기 보호막에 가해지는 에칭에 대하여 에칭 내성을 갖는 제1의 감광성 내에칭성막을 형성하는 단계;상기 제1의 감광성 내에칭성막을 패터닝하여, 상기 소자 형성 영역들중의 선정된 영역에 상기 제1의 감광성 내에칭성막의 개구부를 형성하는 단계;상기 제1의 감광성 내에칭성막의 상기 개구부를 통해 상기 보호막을 에칭하여, 상기 소자 형성 영역들중의 상기 선정된 영역의 상기 제1의 게이트 절연막을 노출시키는 단계;상기 보호막을 마스크로 하여, 상기 노출된 상기 제1의 게이트 절연막을 제거하여, 상기 반도체 기판 표면을 노출시키는 단계; 및상기 반도체 기판의 상기 노출된 표면 상에 제2의 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제2의 게이트 절연막이 상기 보호막이 제거되지 않은 상태에서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제2항에 있어서, 상기 제2의 게이트 절연막을 형성하는 단계 이후에,상기 제1의 게이트 절연막 상에 제거되지 않고 남아있는 상기 보호막을 패터닝하여 제1의 게이트 전극을 형성하는 단계;상기 반도체 기판의 상기 표면 전체에 제2의 감광성 내에칭성막을 형성하는 단계;상기 제2의 감광성 내에칭성막을 패터닝하여 상기 제2의 게이트 절연막 상에 상기 제2의 감광성 내에칭성막의 개구부를 형성하는 단계;상기 반도체 기판의 상기 표면 전체에 도전막을 형성하여, 상기 제2의 감광성 내에칭성막의 상기 개구부에 의해 정해진 상기 제2의 게이트 절연막 상에 상기 도전막으로 이루어진 제2의 게이트 전극을 형성하는 단계; 및상기 제2의 게이트 전극이 제거되지 않고 남아있는 상태에서 상기 제2의 감광성 내에칭성막을 리프트 오프 공정에 의해 제거함으로써 상기 제2의 감광성 내에칭성막과 함께 상기 도전막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제2항에 있어서, 상기 제2 게이트 절연막을 형성하는 단계 이후에,상기 반도체 기판의 상기 표면 전체에 제3의 감광성 내에칭성막을 형성하는 단계;상기 제3의 감광성 내에칭성막을 패터닝하여 상기 제2의 게이트 절연막 상에 상기 제3의 감광성 내에칭성막의 개구부를 형성하는 단계;상기 반도체 기판의 상기 표면 전체에 도전막을 형성하여 상기 제3의 감광성 내에칭성막의 상기 개구부에 의해 정해진 상기 제2의 게이트 절연막 상에 상기 도전막으로 이루어진 제2의 게이트 전극을 형성하는 단계;상기 제2의 게이트 전극이 제거되지 않고 남아있는 상태에서, 상기 제3의 감광성 내에칭성막을 리프트 오프 공정에 의해 제거함으로써 상기 제3의 감광성 내에칭성막과 함께 상기 도전막을 제거하는 단계;상기 반도체 기판의 상기 표면 전체에 제4의 감광성 내에칭성막을 형성하는 단계;상기 제4의 감광성 내에칭성막을 패터닝하여, 상기 제2의 게이트 전극이 형성된 상기 소자 형성 영역을 덮는 상기 제4의 감광성 내에칭성막의 제1 패턴 및 상기 보호막 상에 상기 제1의 게이트 전극이 형성되어야 하는 상기 소자 형성 영역에 상기 제4의 감광성 내에칭성막의 제2 패턴을 형성하는 단계; 및상기 제4의 감광성 내에칭성막의 상기 제2 패턴을 마스크로 하여 상기 보호막을 에칭하고, 각각의 상기 소자 형성 영역에 상기 제1의 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제2의 게이트 절연막을 형성하는 단계 이후에,상기 보호막을 제거하는 단계;상기 제1의 게이트 절연막 및 상기 제2의 게이트 절연막 둘다를 덮도록 도전막을 형성하는 단계; 및상기 도전막을 패터닝하여 상기 제1의 게이트 절연막 및 상기 제2의 게이트 절연막 상에 제1의 게이트 전극 및 제2의 게이트 전극을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제5항에 있어서, 상기 보호막이 반도체막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제1의 감광성 내에칭성막은 레지스트막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제3항에 있어서, 상기 제2의 감광성 내에칭성막은 레지스트막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제4항에 있어서, 상기 제3 및 제4의 감광성 내에칭성막 각각은 레지스트막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 동일한 반도체 기판 상에 막 두께가 서로 다른 복수의 게이트 절연막을 형성하는 반도체 장치의 제조 방법으로서,상기 반도체 기판의 표면에 선택적으로 소자 분리 영역을 형성하여, 상기 소자 분리 영역에 의해 서로 분리된 복수의 소자 형성 영역을 형성하는 단계;상기 반도체 기판의 상기 표면 상의 상기 소자 형성 영역들 각각에 제1의 게이트 절연막을 형성하는 단계;상기 제1의 게이트 절연막 상에, 상기 제1의 절연막에 가해지는 에칭에 대하여 에칭 내성을 갖는 무기 재료로 이루어진 보호막을 형성하는 단계;상기 보호막 상에, 상기 보호막에 가해지는 에칭에 대하여 에칭 내성을 갖는 제1의 감광성 내에칭성막을 형성하는 단계;상기 제1의 감광성 내에칭성막을 패터닝하여, 상기 소자 형성 영역들중의 선정된 영역에 상기 제1의 감광성 내에칭성막의 개구부를 형성하는 단계;상기 제1의 감광성 내에칭성막의 상기 개구부를 통해 상기 보호막을 에칭하여, 상기 소자 형성 영역들중의 상기 선정된 영역의 상기 제1의 게이트 절연막을 노출시키는 단계;상기 보호막을 마스크로 하여, 상기 노출된 상기 제1의 게이트 절연막을 제거하여, 상기 반도체 기판 표면을 노출시키는 단계; 및상기 반도체 기판의 상기 노출된 표면 상에 제2의 게이트 절연막을 형성하는 단계를 포함하는 제조 방법에 의해 제조된 반도체 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1999-137895 | 1999-05-18 | ||
| JP11137895A JP2000332125A (ja) | 1999-05-18 | 1999-05-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010014923A true KR20010014923A (ko) | 2001-02-26 |
Family
ID=15209195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000026576A KR20010014923A (ko) | 1999-05-18 | 2000-05-18 | 반도체 장치 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6391701B1 (ko) |
| JP (1) | JP2000332125A (ko) |
| KR (1) | KR20010014923A (ko) |
| TW (1) | TW464984B (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3472727B2 (ja) * | 1999-08-13 | 2003-12-02 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| EP1459377A2 (en) * | 2001-07-03 | 2004-09-22 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device comprising mos-transistors having gate oxides of different thicknesses |
| KR100437462B1 (ko) * | 2001-10-04 | 2004-06-23 | 삼성전자주식회사 | 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를갖는 반도체소자의 제조방법 |
| US6972224B2 (en) * | 2003-03-27 | 2005-12-06 | Freescale Semiconductor, Inc. | Method for fabricating dual-metal gate device |
| US8178401B2 (en) | 2005-08-25 | 2012-05-15 | Freescale Semiconductor, Inc. | Method for fabricating dual-metal gate device |
| JP2008153621A (ja) * | 2006-11-22 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5596681A (en) | 1979-01-17 | 1980-07-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor device |
| JPS61105870A (ja) | 1984-10-30 | 1986-05-23 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JP2859332B2 (ja) | 1989-12-13 | 1999-02-17 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH08130250A (ja) | 1994-09-05 | 1996-05-21 | Fuji Electric Co Ltd | Ｍｏｓ型集積回路装置の製造方法 |
| US5502009A (en) * | 1995-02-16 | 1996-03-26 | United Microelectronics Corp. | Method for fabricating gate oxide layers of different thicknesses |
| JP3243151B2 (ja) * | 1995-06-01 | 2002-01-07 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP3703573B2 (ja) | 1996-07-01 | 2005-10-05 | 株式会社イシダ | ラベルプリンタ |
| JP3304803B2 (ja) | 1997-02-07 | 2002-07-22 | ヤマハ株式会社 | 多電源半導体装置の製造方法 |
| TW389944B (en) * | 1997-03-17 | 2000-05-11 | United Microelectronics Corp | Method for forming gate oxide layers with different thickness |
| JPH11330262A (ja) * | 1998-05-15 | 1999-11-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP3228230B2 (ja) * | 1998-07-21 | 2001-11-12 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1999
- 1999-05-18 JP JP11137895A patent/JP2000332125A/ja active Pending
-
2000
- 2000-05-08 US US09/566,074 patent/US6391701B1/en not_active Expired - Fee Related
- 2000-05-16 TW TW089109407A patent/TW464984B/zh not_active IP Right Cessation
- 2000-05-18 KR KR1020000026576A patent/KR20010014923A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| TW464984B (en) | 2001-11-21 |
| JP2000332125A (ja) | 2000-11-30 |
| US6391701B1 (en) | 2002-05-21 |
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |