KR100379531B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 PPP(Pre Poly Plug) 구조에서 콘택 플러그간의 브릿지(bridge) 유발을 방지하고 캡 절연막을 손실을 방지하여 소자의 신뢰성 및 수율을 향상시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 게이트 절연막을 개재하여 일정한 간격을 갖는 복수개의 워드 라인을 형성하는 단계와, 상기 워드 라인상에 캡 질화막을 형성하는 단계와, 상기 캡 질화막 및 워드 라인의 양측면에 측벽 질화막을 형성하는 단계와, 상기 측벽 질화막의 양측면에 측벽 산화막을 형성하는 단계와, 상기 측벽 산화막을 포함한 반도체 기판의 전면에 폴리 실리콘막을 증착하는 단계와, 상기 폴리 실리콘막상에 감광막을 도포하고 패터닝하여 비트 라인 콘택 영역을 정의하는 단계와, 상기 패터닝된 감광막을 마스크로 이용하여 상기 폴리 실리콘막을 선택적으로 제거하여 비트 라인 콘택 플러그를 형성하는 단계와, 상기 감광막을 제거하고 상기 비트 라인 콘택 플러그를 마스킹한 후 폴리 실리콘막을 제거하는 단계와, 상기 측벽 산화막을 선택적으로 제거하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 제조방법{method for manufacturing of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 PPP(Pre Poly Plug) 구조에서 소자 형성시 워드 라인 캡핑(capping) 물질의 소실(loss) 및 콘택플러그(contact plug)간의 단락(short)을 방지하는데 적당한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1은 종래의 반도체 소자를 나타낸 평면도이다.
도 1에서와 같이, 반도체 기판(도시되지 않음)상에 일방향으로 일정한 간격을 갖고 형성되는 복수개의 워드 라인(Word line)(13a)과, 상기 워드 라인(13a) 사이에 매트릭스 형태로 형성되는 복수개의 스토리지 노드 콘택 플러그(storage node contact plug)(19) 및 비트 라인 콘택 플러그(bit line contact plug)(16a)로 구성된다.
한편, 미설명한 18은 상기 비트 라인 콘택 플러그(16a)를 형성한 후 폴리 실리콘막을 제거할 때 발생하는 폴리 실리콘막의 잔류물이다.
상기와 같은 폴리 실리콘막의 잔류물(18)에 의해 스토리지 노드 콘택 플러그(19)간에 브릿지(bridge)가 발생한다.
도 2a 내지 도 2e는 도 1의 Ⅱ-Ⅱ선에 따른 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 필드 영역과 활성 영역으로 정의된 반도체 기판(11)의 필드 영역에 소자 격리막(도시되지 않음)을 형성하고, 상기 반도체 기판(11)상에 게이트 절연막(12)을 형성한다.
이어, 상기 게이트 절연막(12)상에 워드 라인용 폴리 실리콘막(13)을 형성하고, 상기 폴리 실리콘막(13)상에 산화막(14)을 형성한다.
도 2b에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 산화막(14) 및 폴리 실리콘막(13)을 선택적으로 제거하여 캡 산화막(14a)과 워드 라인(13a)을 형성한다.
이어, 상기 워드 라인(13a)을 포함한 반도체 기판(11)의 전면에 산화막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 캡 산화막(14a) 및 워드 라인(13a)의 양측면에 측벽 산화막(15)을 형성한다.
그리고 상기 캡 산화막(14a) 및 측벽 산화막(15)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 워드 라인(13a) 양측의 반도체 기판(11) 표면내에 소오스/드레인 불순물 영역(도시되지 않음)을 형성한다.
도 2c에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 폴리 실리콘막(16)을 증착하고, 상기 폴리 실리콘막(16)상에 감광막(17)을 도포한 후, 노광 및 현상공정으로 감광막(17)을 패터닝하여 비트 라인 콘택 영역을 정의한다.
도 2d에 도시한 바와 같이, 상기 패터닝된 감광막(17)을 마스크로 이용하여 폴리 실리콘막(16)에 에치백 이나 CMP 공정을 상기 워드 라인(23a) 사이의 반도체 기판(11)상에 비트 라인 콘택 플러그(16a)를 형성한다.
도 2e에 도시한 바와 같이, 상기 감광막(17)을 제거하고, 상기 비트 라인 콘택 플러그(16a)를 마스킹(masking)(도시되지 않음)하고 잔류하는 폴리 실리콘막(16)을 제거한다.
여기서 상기 폴리 실리콘막(16)을 제거할 때 측벽 산화막(15) 하측의 측면에 폴리 실리콘막(16)이 제거되지 않고 잔류물(18)이 남아 있게 된다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, PPP(Pre Poly Plug) 구조에서의 소자 형성시 콘택 플러그용 폴리 실리콘막이 잔류하여 이웃하는 콘택 플러그간에 브릿지가 유발되어 단락된다.
둘째, 주변 소자의 LDD 식각시 워드 라인을 캡핑하고 있는 캡 산화막이 손실되어 비트 라인 형성시 워드 라인과 숏트 및 후속 공정 마진을 작게 한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 콘택 플러그간의 브릿지 유발을 방지하고 캡 절연막을 손실을 방지하여 소자의 신뢰성 및 수율을 향상시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자를 나타낸 평면도
도 2a 내지 도 2e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 3a 내지 도 3e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 절연막
23a : 워드 라인 24a : 캡 질화막
25 : 측벽 질화막 26 : 측벽 산화막
27 : 폴리 실리콘막 27a : 비트 라인 콘택 플러그
28 : 감광막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 게이트 절연막을 개재하여 일정한 간격을 갖는 복수개의 워드 라인을 형성하는 단계와, 상기 워드 라인상에 캡 질화막을 형성하는 단계와, 상기 캡 질화막 및 워드 라인의 양측면에 측벽 질화막을 형성하는 단계와, 상기 측벽 질화막의 양측면에 측벽 산화막을 형성하는 단계와, 상기 측벽 산화막을 포함한 반도체 기판의 전면에 폴리 실리콘막을 증착하는 단계와, 상기 폴리 실리콘막상에 감광막을 도포하고 패터닝하여 비트 라인 콘택 영역을 정의하는 단계와, 상기 패터닝된감광막을 마스크로 이용하여 상기 폴리 실리콘막을 선택적으로 제거하여 비트 라인 콘택 플러그를 형성하는 단계와, 상기 감광막을 제거하고 상기 비트 라인 콘택 플러그를 마스킹한 후 폴리 실리콘막을 제거하는 단계와, 상기 측벽 산화막을 선택적으로 제거하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 필드 영역과 활성 영역으로 정의된 반도체 기판(21)의 필드 영역에 소자 격리막(도시되지 않음)을 형성하고, 상기 반도체 기판(21)상에 게이트 절연막(22)을 형성한다.
이어, 상기 게이트 절연막(22)상에 워드 라인용 폴리 실리콘막(23)을 형성하고, 상기 폴리 실리콘막(23)상에 질화막(24)을 형성한다.
도 3b에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 질화막(24) 및 폴리 실리콘막(23)을 선택적으로 제거하여 캡 질화막(24a)과 워드 라인(게이트 전극)(23a)을 형성한다.
이어, 상기 워드 라인(23a)을 포함한 반도체 기판(21)의 전면에 질화막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 캡 질화막(24a) 및 워드 라인(23a)의 양측면에 측벽 질화막(25)을 형성한다.
그리고 상기 캡 질화막(24a) 및 측벽 질화막(25)을 마스크로 이용하여 상기반도체 기판(21)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 워드 라인(23a) 양측의 반도체 기판(21) 표면내에 소오스/드레인 불순물 영역(도시되지 않음)을 형성한다.
도 3c에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 산화막을 형성하고, 상기 산화막의 전면에 에치백 공정을 실시하여 상기 측벽 질화막(25)의 양측면에 측벽 산화막(26)을 형성한다.
이어, 상기 측벽 산화막(26)을 포함한 반도체 기판(21)의 폴리 실리콘막(27)을 증착하고, 상기 폴리 실리콘막(27)상에 감광막(28)을 도포한 후, 노광 및 현상공정으로 감광막(28)을 패터닝하여 비트 라인 콘택 영역을 정의한다.
도 3d에 도시한 바와 같이, 상기 패터닝된 감광막(28)을 마스크로 이용하여 폴리 실리콘막(27)에 에치백 이나 CMP 공정을 상기 워드 라인(23a) 사이의 반도체 기판(21)상에 비트 라인 콘택 플러그(27a)를 형성한다.
도 3e에 도시한 바와 같이, 상기 감광막(28)을 제거하고, 상기 비트 라인 콘택 플러그(27a)를 마스킹(도시되지 않음)하고 잔류하는 상기 폴리 실리콘막(27)을 제거한다.
이어, 상기 측벽 산화막(26)을 제거하여 상기 폴리 실리콘막(27)의 제거시에 잔류하는 잔류물도 함께 제거한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 폴리 실리콘막의 잔류물을 제거함으로서 이웃하는 플러간에 브릿지 발생을 방지하여 플러그의 단락을 줄일 수 있다.
둘째, 종래의 산화막 대신에 질화막 즉, 측벽 질화막 및 캡 질화막을 형성함으로서 주변 소자 형성시 캡 절연막을 손실을 방지하여 워드 라인과 비트 라인간의 단락을 방지할 수 있다.

Claims (1)

  1. 반도체 기판상에 게이트 절연막을 개재하여 일정한 간격을 갖는 복수개의 워드 라인을 형성하는 단계;
    상기 워드 라인상에 캡 질화막을 형성하는 단계;
    상기 캡 질화막 및 워드 라인의 양측면에 측벽 질화막을 형성하는 단계;
    상기 측벽 질화막의 양측면에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막을 포함한 반도체 기판의 전면에 폴리 실리콘막을 증착하는 단계;
    상기 폴리 실리콘막상에 감광막을 도포하고 패터닝하여 비트 라인 콘택 영역을 정의하는 단계;
    상기 패터닝된 감광막을 마스크로 이용하여 상기 폴리 실리콘막을 선택적으로 제거하여 비트 라인 콘택 플러그를 형성하는 단계;
    상기 감광막을 제거하고 상기 비트 라인 콘택 플러그를 마스킹한 후 폴리 실리콘막을 제거하는 단계;
    상기 측벽 산화막을 선택적으로 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
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