KR100743998B1 - 반도체 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 비트라인 스페이서 형성 후 실시되는 층간 절연막 증착공정시 발생되는 전자가 비트라인 스페이서 형성공정시 노출되는 비트라인 콘택 플러그로 유입되어 기판이 손상되는 문제를 해결할 수 있는 반도체 메모리 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 비트라인이 형성된 기판을 제공하는 단계와, 상기 비트라인을 포함하는 전체 구조 상부면의 단차를 따라 스페이서용 질화막을 형성하는 단계와, 상기 비트라인의 측벽을 제외한 상기 비트라인 사이에 형성된 상기 질화막을 선택적으로 산화시키는 단계와, 상기 질화막을 포함하는 전체 구조 상부를 덮도록 층간 절연막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법을 제공한다.
반도체 메모리 소자, 비트라인, 비트라인 콘택 플러그, 비트라인 스페이서

Description

반도체 메모리 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR MEMORY DEVICE}
도 1a 내지 도 1f는 종래기술에 따른 비트라인을 포함하는 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도.
도 2는 도 1e에서 실시되는 스페이서 형성공정시 노출되는 비트라인 콘택 플러그를 도시한 SEM(Scanning Electron Microscope) 사진.
도 3은 도 1f에서 실시되는 층간 절연막 증착공정시 기판이 녹아 분출된 상태를 도시한 SEM 사진.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위하여 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110 : 제1 층간 절연막
11, 111 : 랜딩 플러그
12, 112 : 제2 층간 절연막
13, 113 : 장벽층(Ti/TiN)
14, 114 : 텅스텐층
15, 115 : 하드 마스크
16, 116 : 비트라인
17, 117 : 질화막
17A : 스페이서
본 발명은 반도체 제조 기술에 관한 것으로, 특히, 반도체 소자의 제조공정에 있어서 플라즈마 증착공정에 의해 발생되는 반도체 기판의 손상을 방지하기 위한 방법, 더욱 상세하게는 반도체 메모리 소자에서 비트라인 형성 후 실시되는 플라즈마 증착공정에 의해 발생되는 반도체 기판의 손상을 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.
반도체 메모리 소자 중 DRAM(Dynamic Random Access Memory) 소자는 하나의 트랜지스터(transistor)와 하나의 캐패시터(capacitor)가 단위 셀을 구성하고, 이렇게 구성된 단위 셀은 트랜지스터의 게이트 전극과 연결되는 워드라인(word line)과 트랜지스터의 접합영역(소오스 및 드레인 영역)과 연결되는 비트라인(bit line)에 의해 선택된다.
일반적으로 비트라인은 접합영역과 서로 다른 층에 구현되는 바, 이러한 비 트라인과 접합영역을 상하로 서로 연결시키기 위해서는 랜딩 플러그(landing plug)와 비트라인 콘택 플러그(bit line contact plug)가 요구된다. 여기서, 비트라인 콘택 플러그는 공정의 단순화를 위해 랜딩 플러그를 형성한 후 비트라인과 동시에 형성된다.
이하, 비트라인을 포함하는 반도체 메모리 소자의 제조방법을 설명하기로 한다.
도 1a 내지 도 1f는 종래기술에 따른 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 제1 층간 절연막(10) 내에 랜딩 플러그(11)가 형성되고, 제1 층간 절연막(10) 상에 랜딩 플러그(11)가 노출되는 제2 층간 절연막(12)이 형성되며, 제2 층간 절연막(12)에 의해 형성된 단차를 따라 Ti/TiN막(13)이 형성된다.
이어서, 도 1b에 도시된 바와 같이, Ti/TiN막(13)이 형성된 전체 구조 상부를 덮도록 텅스텐층(14)과 질화막(15)을 순차적으로 증착한다.
이어서, 도 1c에 도시된 바와 같이, 질화막(15), 텅스텐층(14) 및 Ti/TiN막(13)을 식각하여 비트라인(16)을 형성한다. 이때, 비트라인(16)과 랜딩 플러그(11)를 서로 연결하는 비트라인 콘택 플러그-제2 층간 절연막(12) 내에 매립되는 비트라인(16)의 하부를 가리킴- 또한 비트라인(16)과 동시에 형성된다. 여기서, '13A'는 식각된 Ti/TiN막이고, '14A'는 식각된 텅스텐막이며, '15A'는 식각된 질화막이다.
이어서, 도 1d에 도시된 바와 같이, 비트라인(16)을 포함하는 전체 구조 상부면의 단차를 따라 질화막 계열의 물질로 비트라인 스페이서용 질화막(17)을 형성한다. 이때, 질화막(17)은 후속 캐패시터의 하부전극인 스토리지 노드(storage node)와 랜딩 플러그를 서로 연결하는 스토리지 노드 콘택 플러그(storage node contact plug)용 콘택홀 형성공정시 비트라인(16)을 보호하도록 식각 장벽층으로 기능한다.
이어서, 도 1e에 도시된 바와 같이, 식각공정(18)을 실시하여 질화막(17, 도 1d참조)을 식각하여 비트라인(16)의 양측벽에 스페이서(17A)를 형성한다.
이어서, 도 1f에 도시된 바와 같이, 스페이서(17A)를 포함하는 전체 구조 상부를 덮도록 스토리지 노드 콘택 플러용 콘택홀이 형성되는 제3 층간 절연막(미도시)을 형성한다.
그러나, 상기에서 설명한 종래기술에 따른 비트라인을 포함하는 반도체 메모리 소자의 제조방법에서는 다음과 같이 기판이 녹아 분출하는 문제점이 발생되고 있다.
구체적으로, 도 1e에서 설명된 스페이서(17A) 형성공정시 랜딩 플러그(11)와 비트라인(16) 사이를 연결하는 비트라인 콘택 플러그의 일부가 도 2에 도시된 'A' 부위와 같이 노출되고, 이런 상태에서 도 1f에서 설명된 제3 층간 절연막 증착공정을 플라즈마 증착공정(19)으로 실시하는 경우 증착 가스로 주입되는 SiH4 가스의 이온화에 의해 발생된 전자가 노출된 비트라인 콘택 플러그의 장벽층인 Ti/TiN 막(13A)과 비트라인(16)으로 유입되어 비트라인 콘택 플러그 내부에 캐패시터를 형성시킨다. 또한, 도 3에 도시된 'B'와 같이 유입된 전자에 의해 일정 이상 전위차가 발생하게 되면, 아킹(arcing)과 함께 열이 발생하여 기판이 녹아 분출하는 문제가 발생된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 비트라인 스페이서 형성 후 실시되는 층간 절연막 증착공정시 발생되는 전자가 비트라인 스페이서 형성공정시 노출되는 비트라인 콘택 플러그로 유입되어 기판이 손상되는 문제를 해결할 수 있는 반도체 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 비트라인이 형성된 기판을 제공하는 단계와, 상기 비트라인을 포함하는 전체 구조 상부면의 단차를 따라 스페이서용 질화막을 형성하는 단계와, 상기 비트라인의 측벽을 제외한 상기 비트라인 사이에 형성된 상기 질화막을 선택적으로 산화시키는 단계와, 상기 질화막을 포함하는 전체 구조 상부를 덮도록 층간 절연막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 4a에 도시된 바와 같이, 일련의 반도체 제조공정을 통해 하지층이 형성된 반도체 기판을 준비한다. 여기서, 하지층은 워드라인(word line), 접합영역(소오스/드레인 영역), 랜딩 플러그(111), 비트라인 콘택 플러그, 비트라인(116), 층간 절연막(110, 112), 장벽층(113) 및 비트라인 스페이서용 질화막(117) 등을 포함한다. 이때, 비트라인 스페이서용 질화막(117)은 30~60Å의 두께로 증착된다.
이때, 워드라인은 게이트 전극으로서, 게이트 산화막, 폴리실리콘막, 텅스텐(또는, 텅스텐실리사이드막) 및 질화막 계열의 하드 마스크로 형성할 수 있고, 랜딩 플러그는 폴리실리콘막으로 형성할 수 있다. 또한, 비트라인 콘택 플러그는 비트라인과 동시에 형성되며, 비트라인은 텅스텐과 같은 도전성 물질(114)과 질화 막 계열의 하드 마스크(115)로 형성할 수 있다. 또한, 장벽층(113)은 Ti/TiN막으로 형성할 수 있다.
이어서, 도 4b에 도시된 바와 같이, 산화공정(118)을 실시하여 비트라인 스페이서용 질화막(117) 중 비트라인(116) 사이의 저부(A), 즉 제2 층간 절연막(112)과 접촉되는 부위를 선택적으로 산화시킨다. 이때, 산화공정(118)은 O2 가스를 이용하여 실시한다. 산화공정(118)시 비트라인(116)의 측벽에 증착된 질화막(117)에 비해 저부에 증착된 질화막(117)이 더 많이 O2 가스와 반응하여 SiO2막으로 변하게 된다. 이때, 산화되는 질화막(117)의 두께는 30~60Å이 되도록 한다.
이어서, 도 4c에 도시된 바와 같이, 일부가 산화막으로 변하된 질화막(117)을 포함하는 전체 구조 상부를 덮도록 스토리지 노드 콘택 플러용 콘택홀이 형성되는 제3 층간 절연막(119)을 형성한다. 이때, 제3 층간 절연막(119)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정으로 Ar/He/O2/SiH4 가스를 이용하여 증착한다. 예컨대, PECVD 공정은 0.5~1.0Torr의 저압에서 SiH4의 유입량을 40~60sccm, O2의 유입량을 70~90sccm, He의 유입량을 450~550sccm으로 하여 실시한다.
한편, 도 4b와 도 4c에 실시되는 질화막(117) 산화공정과 제3 층간 절연막(119) 증착공정은 인-시튜(in-situ)로 동일 챔버 내에서 실시할 수 있다. 이 경우, 제3 층간 절연막(119) 증착 가스 중 O2 가스만 먼저 챔버 내부로 유입시켜 질화막(117)에 대한 선택적인 산화공정을 실시한 후 Ar/He/SiH4 가스를 추가로 챔버 내 부로 유입시켜 제3 층간 절연막(119)을 증착한다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 비트라인 스페이서용 질화막을 식각공정을 통해 식각하는 것이 아니라, 산화공정을 통해 질화막 중 일부를 산화시켜 비트라인의 측벽에는 질화막으로 존재하고, 비트라인 사이의 저부에는 산화막으로 존재하도록 함으로써 기존의 층간 절연막 증착공정시 발생되는 전자가 비트라인 스페이서 형성공정시 노출되는 비트라인 콘택 플러그로 유입되어 기판이 손상되는 문제를 해결할 수 있다.

Claims (5)

  1. 비트라인이 형성된 기판을 제공하는 단계;
    상기 비트라인을 포함하는 전체 구조 상부면의 단차를 따라 스페이서용 질화막을 형성하는 단계;
    상기 비트라인의 측벽을 제외한 상기 비트라인 사이의 상기 기판 상에 형성된 상기 질화막을 선택적으로 산화시키는 단계; 및
    상기 질화막을 포함하는 전체 구조 상부를 덮도록 층간 절연막을 형성하는 단계
    를 포함하는 반도체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 질화막을 선택적으로 산화시키는 단계는 O2 가스를 이용하여 실시하는 반도체 메모리 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 질화막을 선택적으로 산화시키는 단계와 상기 층간 절연막을 형성하는 단계는 인-시튜(in-situ) 공정으로 동일 챔버 내에서 실시하는 반도체 메모리 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 인-시튜 공정은 상기 챔버 내부로 O2 가스를 유입시켜 상기 질화막의 일부를 선택적으로 산화시킨 후 Ar/He/SiH4 가스를 상기 챔버 내부로 유입시켜 상기 층간 절연막을 형성하는 과정으로 실시하는 반도체 메모리 소자의 제조방법.
  5. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 층간 절연막을 형성하는 단계는 0.5~1.0Torr의 저압에서 SiH4의 유입량을 40~60sccm, O2의 유입량을 70~90sccm, He의 유입량을 450~550sccm으로 하여 형성하는 반도체 메모리 소자의 제조방법.
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KR20020056639A (ko) * 2000-12-29 2002-07-10 박종섭 반도체 소자의 제조방법
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