KR100673886B1 - 콘택 저항을 안정화시킬 수 있는 반도체 소자 제조 방법 - Google Patents

콘택 저항을 안정화시킬 수 있는 반도체 소자 제조 방법 Download PDF

Info

Publication number
KR100673886B1
KR100673886B1 KR1020040059529A KR20040059529A KR100673886B1 KR 100673886 B1 KR100673886 B1 KR 100673886B1 KR 1020040059529 A KR1020040059529 A KR 1020040059529A KR 20040059529 A KR20040059529 A KR 20040059529A KR 100673886 B1 KR100673886 B1 KR 100673886B1
Authority
KR
South Korea
Prior art keywords
film
barrier
conductive
layer
forming
Prior art date
Application number
KR1020040059529A
Other languages
English (en)
Other versions
KR20060010926A (ko
Inventor
류인철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040059529A priority Critical patent/KR100673886B1/ko
Publication of KR20060010926A publication Critical patent/KR20060010926A/ko
Application granted granted Critical
Publication of KR100673886B1 publication Critical patent/KR100673886B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Abstract

본 발명은 층간절연막의 아웃개싱으로 인한 배리어 물질의 갭-필 불량을 억제함으로써, 콘택 저항을 안정화시킬 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 제1도전막을 형성하는 단계; 상기 제1도전막 상에 후속 공정에 의해 콘택이 이루어질 상기 제1도전막 상에 배리어용 제1금속막을 형성하는 단계; 상기 배리어용 제1금속막과 상기 도전막을 선택적으로 식각하여 상기 제1도전막이 패터닝되어 형성된 제1도전패턴과, 상기 제1도전패턴 상에 적층된 제1배리어막 구조를 형성하는 단계; 상기 제1배리어막 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 콘택이 이루어질 상기 제1도전패턴 상의 상기 제1배리어막을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부가 형성된 프로파일을 따라 배리어용 제2금속막을 형성하는 단계; 상기 배리어용 제2금속막 상에 제2도전막을 형성하는 단계; 및 상기 제2도전막과 상기 배리어용 제2금속막을 선택적으로 식각하여 패터닝된 상기 제2도전막과 제2배리어막이 적층된 제2도전패턴을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
아웃개싱, 콘택 저항, 배리어막, 층간절연막, 도전패턴.

Description

콘택 저항을 안정화시킬 수 있는 반도체 소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE CAPABLE OF STABILIZING CONTACT RESISTANCE}
도 1은 9500Å의 두께를 갖는 BPSG막의 온도 증가에 따른 아웃개싱되는 양을 도시한 그래프.
도 2는 9500Å의 두께를 갖는 HDP 산화막의 온도 증가에 따른 아웃개싱되는 양을 도시한 그래프.
도 3은 층간절연막의 아웃개싱으로 인한 콘택 갭-필 물질의 갭-필 불량을 도시한 단면 사진.
도 4a 내지 도 4f는 본 발명의 일실시예에 따른 상 하부 간의 도전패턴 연결 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
400: 기판 401b, 407b : 도전패턴
402b, 406b : 배리어막 403 : 층간절연막
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 콘택 저항을 안정화시킬 수 있는 반도체 소자 제조 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
한편, 통상적인 콘택의 경우 폴리실리콘만이 콘택 하부에 노출되었을 때, 콘택 매립 물질을 텅스텐으로 사용할 경우 배리어 물질로서 텅스텐 나이트라이드나 Ti/TiN 등을 사용한다.
이 때, Ti나 텡스텐 나이트라이드는 콘택 하부에 노출된 전도성의 폴리실리 콘과의 접합 시에 저항이 낮은 상태를 이룰 수 있도록 급속열처리(Rapid Thermal Process; 이하 RTP라 함) 등의 열공정을 진행한다.
반도체 소자의 디자인 룰의 감소에 따라 콘택이 오픈된 부위에 노출된 다양한 층간절연막 특히, BPSG(Boro Phospho Silicate Glass)막이나 PSG(Phospho Silicate Glass)막 등이 존재하는 경우 H2O 등의 무기(Inorganic) 또는 유기(Organic) 화합물이 증착 공정시의 필연적으로 가해지는 열로 인해 아웃개싱(Out gassing)되어 배리어 물질의 매립 특성을 열화시킨다.
도 1은 9500Å의 두께를 갖는 BPSG막의 온도 증가에 따른 아웃개싱되는 양을 도시한 그래프이며, 도 2는 9500Å의 두께를 갖는 HDP(High Density Plasma) 산화막의 온도 증가에 따른 아웃개싱되는 양을 도시한 그래프이다.
도 1을 참조하면, 굵은 점선으로 표시한 바와 같이 시간에 따라 온도를 계단식으로 증가시키고, 온도 증가에 따라 BPSG막으로부터 원자가 아웃개싱됨을 알 수 있다. BPSG 막의 경우 비교적 낮은 온도에서 초기에 많은 아웃개싱이 발생한다.
도 2를 참조하면, 굵은 점선으로 표시한 바와 같이 시간에 따라 온도를 계단식으로 증가시키고, 온도 증가에 따라 HDP 산화막으로부터 원자가 아웃개싱됨을 알 수 있다. HDP 산화막은 BPSG막과는 달리 비교적 높은 온도에서 시간이 경과함에 따라 많은 아웃개싱이 발생함을 알 수 있다.
도 3은 층간절연막의 아웃개싱으로 인한 콘택 갭-필(Gap-fill) 물질의 갭-필 불량을 도시한 단면 사진이다.
도 3의 (a)와 도 3의 (b)를 참조하면, 층간절연막으로부터 발생한 아웃개싱으로 인해 콘택홀 저면에서 유기 또는 무기 화합물이 존재하고, 이로 인해 'X'와 같이 배리어 물질의 갤-필 불량이 발생함을 알 수 있다.
배리어 물질의 갭-필 불량은 안정된 저항 획득에 필요한 콘택 하부에서의 충분한 두께의 Ti 도는 텅스텐 나이트라이드의 증착이 어렵게 한다. 심할 경우 후속에 증착하는 텅스텐 등의 콘택(비아 콘택 또는 콘택 플러그) 갭필 물질의 갭-필 불량을 초래한다.
층간절연막의 아웃개싱으로 인한 배리어 물질의 갭-필 불량 문제는 콘택의 높이가 5000Å 이상이고, 콘택 사이즈가 0.5㎛2 이하인 경우, 특히 콘택되는 부위가 2종 이상의 물질 예컨대, 텅스텐과 실리콘인 경우 주로 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 층간절연막의 아웃개싱으로 인한 배리어 물질의 갭-필 불량을 억제함으로써, 콘택 저항을 안정화시킬 수 있는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 제1도전막을 형성하는 단계와, 후속 공정에 의해 콘택이 이루어질 상기 제1도전막 상에 배리어용 제1금속막을 형성하는 단계와, 상기 배리어용 제1금속막 형성공정과 인-시튜로 열처리 공정을 실시하여 상기 배리어용 제1 금속막과 상기 제1도전막 사이의 반응을 유도하는 단계와, 상기 배리어용 제1금속막과 상기 제1도전막을 선택적으로 식각하여 상기 제1도전막이 패터닝되어 형성된 제1도전패턴과, 상기 제1도전패턴 상에 적층된 제1배리어막 구조를 형성하는 단계와, 상기 제1배리어막 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 선택적으로 식각하여 콘택이 이루어질 상기 제1도전패턴 상의 상기 제1배리어막을 노출시키는 오픈부를 형성하는 단계와, 상기 오픈부가 형성된 프로파일을 따라 배리어용 제2금속막을 형성하는 단계와, 상기 배리어용 제2금속막 상에 제2도전막을 형성하는 단계와, 상기 제2도전막과 상기 배리어용 제2금속막을 선택적으로 식각하여 패터닝된 상기 제2도전막과 제2배리어막이 적층된 제2도전패턴을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
본 발명은 상 하부 도전패턴 간을 연결하는 콘택 사이즈가 0.5㎛2 이하이며, 콘택의 높이가 5000Å 이상인 콘택이 오픈된 부위에 폴리실리콘 등의 실리콘과 텅스텐 등이 존재하는 반도체 소자에서, 콘택 오픈되는 하부 도전패턴을 패터닝하기 전에 배리어 물질을 미리 증착한 다음, 하부의 도전패턴과 같이 패터닝한다. 이 때, 배리어 물질의 증착되는 두께는 후속 콘택 식각 공정 시의 손실되는 양에 따라 달라질 수 있지만, 콘택 식각 후 반드시 잔류할 수 있도록 30Å 이상의 두께가 되도록 한다.
따라서, 콘택 식각 후 발생하는 층간절연막의 아웃개싱으로 인한 콘택 저면에서의 갭-필 불량을 줄이며, 스텝커버리지(Step coverage)를 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 4a 내지 도 4f는 본 발명의 일실시예에 따른 상 하부 간의 도전패턴 연결 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 일실시예에 따른 연결부 형성 공정을 살펴본다.
한편, 후술하는 본 발명의 오픈부 형성 공정에서는, 오픈부 형성을 위한 패턴의 형태로 T-타입, I-타입, 홀-타입 등 다양한 형태에도 응용이 가능하다.
먼저, 도 4a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 반도체 기판(400) 상에 도전막(401a)과 배리어용 금속막(402a)을 차례로 형성한다.
도전막(401a)은 게이트전극 패턴, 비트라인, 금속배선 또는 콘택 플러그 등을 형성하기 위한 것으로, 전도성 실리콘막 또는 텅스텐막을 포함한다.
배리어용 금속막(402a)은 후속 도전패턴 형성 공정 후 도전패턴과 그 상부의 도전패턴 간의 연결을 위한 연결부 형성시, 콘택 저항을 낮추고 상호 확산으로 인한 문제를 해결하기 위한 배리어막 형성용으로 하부의 도전패턴 형성 전(패턴 형성 공정 전)에 미리 증착한다.
한편, 콘택이 이루어질 부분에서만 배리어용 금속막(402a)이 증착되도록 마스크 패턴을 이용하여 특정 부위에만 선택적으로 증착할 수 있다.
배리어용 금속막(402a)은 TiSi2, Ti, TiN, 텅스텐 나이트라이드 등을 포함한다.
배리어용 금속막(402a)의 증착되는 두께는 후속 콘택 식각 공정 시의 손실되는 양에 따라 달라질 수 있지만, 콘택 식각 후 반드시 잔류할 수 있도록 30Å 이상의 두께가 되도록 하며, 1000Å을 넘지 않도록 한다.
배리어용 금속막(402a)으로 TiSi2, Ti, Ti/TiN을 사용하는 경우 물리기상증착(Physical Vapor Deposition; 이하 PVD라 함) 방식을 이용하거나, TiCl4를 소스 가스로 하는 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 함)을 이용할 수 있다.
배리어용 금속막(402a)으로 텅스텐 나이트라이드를 사용하는 경우 PVD 방식을 이용하거나, WF6/NH3, WF6/N2 또는 WF6/NH 3/N2의 소스 가스를 이용한 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 함) 방식을 이용한다.
이어서, 500℃ 이상(500℃ ∼ 900℃)의 온도에서 열처리 공정을 실시하여 콘택이 이루어질 부분에서 도전막(401a)과 배리어용 금속막(402a) 사이의 반응을 유도한다.
이 때, 도전막(401a)이 실리콘막을 포함할 경우 TiSi2, WSi2 등이 형성되고, 도전막(401a)이 텅스텐을 포함할 경우 TiW 등이 형성된다. 콘택이 이루어지지 않는 부분에서의 도전패턴의 저항을 최소화하기 위해 산소가 없는 분위기 예컨대, N2 분위기에서 열처리를 실시한다.
열처리를 다양한 형태로 실시가 가능하다.
첫번째로, N2 또는 N2/H2의 분위기(산소 소스가 최소화된 분위기)에서 RTP 또는 튜브를 이용한 어닐링(Tube annealing)을 실시할 수 있다.
두번째로, N2 또는 N2/H2의 분위기(산소 소스가 최소화된 분위기)에서 RTP 또는 튜브를 이용한 어닐링을 실시하되, 대기 노출에 따른 산화(Oxidation)를 최소화하기 위해 배리어용 금속막(402a) 증착 후 인-시튜(In-situ) 공정으로 진행하는 것이 바람직하다.
이어서, 도 4b에 도시된 바와 같이, 도전패턴 형성을 위한 마스크 패턴을 형성하고, 마스크 패턴을 이용하여 배리어용 금속막(402a)과 도전막(401a)을 선택적으로 식각함으로써, 배리어막(402b)이 도전패턴(401b)과 같이 패터닝된 하부 구조를 형성한다.
이어서, 도 4c에 도시된 바와 같이, 배리어막(402b)이 도전패턴(401b)과 같이 패터닝된 하부 구조 상에 층간절연막(403)을 형성한다.
층간절연막(403)은 산화막 계열의 물질막을 이용한다.
층간절연막(403)으로 사용하는 산화막 계열의 막의 예로는 BSG(Boro Silicate Glass)막, BPSG막, PSG막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용한다.
한편, 본 발명에서는 아웃개싱이 많이 발생하는 BSG막이나 PSG 또는 BPSG막을 포함하는 경우에 적합할 것이며, 후속 오픈부 형성 공정시 오픈부의 프로파일을 통해 3000Å 이상이 노출되는 경우 아웃개싱을 방지하는데 적합할 것이다.
이어서, 도 4d에 도시된 바와 같이, 층간절연막(403) 상에 오픈부 형성을 위한 마스크 패턴(404)을 형성한 다음, 마스크 패턴(404)을 식각마스크로 층간절연막(403)을 식각하여 후속 공정에 의해 형성될 상부의 도전패턴과 연결되는 하부의 도전패턴(401b)과 오버랩되는 부분에서 배리어막(402b)을 노출시키는 오픈부(405)를 형성한다.
이어서, 마스크 패턴(404)을 제거하고, 식각 부산물을 제거하기 위해 세정 공정을 실시한다.
마스크 패턴(404)은 포토레지스트 패턴의 단독, 포토레지스트 패턴/반사방지막, 포토레지스트 패턴/반사방지막/희생 하드마스크 또는 포토레지스트 패턴/희생 하드마스크의 구조를 포함한다.
희생 하드마스크는 고해상도에 따른 포토레지스트 패턴의 식각 배리어로서의 특성 열화를 보완하기 위해 사용하는 것으로, 폴리실리콘, 텅스텐, 질화막 등을 주로 이용한다.
이어서, 도 4e에 도시된 바와 같이, 오픈부(405)가 형성된 프로파일을 따라 배리어용 금속막(406a)을 증착한다.
배리어용 금속막(406a)은 Ti, TiN, TiSi2 또는 텅스텐 나이트라이드 등을 포함한다. 배리어용 금속막(406a) 상에 상부의 도전패턴 형성을 위한 도전막(407a)을 형성한다.
도전막(407a)은 게이트전극 패턴, 비트라인, 금속배선 또는 콘택 플러그 등을 형성하기 위한 것으로, 전도성 실리콘막 또는 텅스텐막을 포함한다.
이어서, 도 4f에 도시된 바와 같이, 도전막(407a)과 배리어용 금속막(406a)을 선택적으로 패터닝하여 상부의 도전패턴을 형성한다.
전술한 바와 같이 이루어지는 본 발명은, 상 하부 도전패턴 간을 연결하는 콘택 사이즈가 0.5㎛2 이하이며, 콘택의 높이가 5000Å 이상인 콘택이 오픈된 부위에 폴리실리콘 등의 실리콘과 텅스텐 등이 존재하는 반도체 소자에서, 콘택 오픈되는 하부 도전패턴을 패터닝하기 전에 배리어 물질을 미리 증착한 다음, 하부의 도전패턴과 같이 패터닝한다. 따라서, 후속 오픈부 형성을 위한 식각 공정 및 열처리 공정시 층간절연막으로부터 아웃개싱되는 원자의 양을 줄여 배리어막 및 상부 도전패턴 형성용 도전막의 갭-필 불량을 억제하고, 스텝커버리지 특성을 향상시킬 수 있어, 콘택 저항을 낮출 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 층간절연막의 아웃개싱으로 인한 배리어 물질의 갭-필 불량을 억제함으로써, 콘택 저항을 안정화시킬 수 있어, 반도체 소자의 수율을 향상시킬 수 있는 효과가 있다.

Claims (9)

  1. 기판 상에 제1도전막을 형성하는 단계;
    후속 공정에 의해 콘택이 이루어질 상기 제1도전막 상에 배리어용 제1금속막을 형성하는 단계;
    상기 배리어용 제1금속막 형성공정과 열처리 공정을 인-시튜로 실시하여 상기 배리어용 제1금속막과 상기 제1도전막 사이의 반응을 유도하는 단계;
    상기 배리어용 제1금속막과 상기 제1도전막을 선택적으로 식각하여 상기 제1도전막이 패터닝되어 형성된 제1도전패턴과, 상기 제1도전패턴 상에 적층된 제1배리어막 구조를 형성하는 단계;
    상기 제1배리어막 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 콘택이 이루어질 상기 제1도전패턴 상의 상기 제1배리어막을 노출시키는 오픈부를 형성하는 단계;
    상기 오픈부가 형성된 프로파일을 따라 배리어용 제2금속막을 형성하는 단계;
    상기 배리어용 제2금속막 상에 제2도전막을 형성하는 단계; 및
    상기 제2도전막과 상기 배리어용 제2금속막을 선택적으로 식각하여 패터닝된 상기 제2도전막과 제2배리어막이 적층된 제2도전패턴을 형성하는 단계
    를 포함하는 반도체소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 오픈부의 오픈되는 면적이 0.5㎛2 보다 작으며, 상기 층간절연막은 BPSG막, BSG막 또는 PSG막 중 어느 하나를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 오픈부 형성시, 상기 BPSG막, BSG막 또는 PSG막 중 어느 하나가 적어도 3000Å 노출되는 것을 특징으로 하는 반도체소자 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제1도전막은 실리콘막 또는 텅스텐막을 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 배리어용 제1금속막을 30Å 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자 제조 방법.
  6. 제 4 항에 있어서,
    상기 배리어용 제1금속막과 상기 배리어용 제2금속막은 Ti, TiN, TiSi2 또는 텅스텐 나이트라이드 중 어느 하나를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 열처리 공정은 질소를 포함하는 분위기에서 실시하는 것을 특징으로 하는 반도체소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 열처리 공정은 N2 또는 N2/H2의 분위기에서 실시하는 것을 특징으로 하는 반도체소자 제조 방법.
  9. 삭제
KR1020040059529A 2004-07-29 2004-07-29 콘택 저항을 안정화시킬 수 있는 반도체 소자 제조 방법 KR100673886B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040059529A KR100673886B1 (ko) 2004-07-29 2004-07-29 콘택 저항을 안정화시킬 수 있는 반도체 소자 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040059529A KR100673886B1 (ko) 2004-07-29 2004-07-29 콘택 저항을 안정화시킬 수 있는 반도체 소자 제조 방법

Publications (2)

Publication Number Publication Date
KR20060010926A KR20060010926A (ko) 2006-02-03
KR100673886B1 true KR100673886B1 (ko) 2007-01-26

Family

ID=37121047

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040059529A KR100673886B1 (ko) 2004-07-29 2004-07-29 콘택 저항을 안정화시킬 수 있는 반도체 소자 제조 방법

Country Status (1)

Country Link
KR (1) KR100673886B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100218258A1 (en) * 2007-08-17 2010-08-26 Seong-Oun Hwang Contents protection providing method and protected contents consuming method and apparatus thereof

Also Published As

Publication number Publication date
KR20060010926A (ko) 2006-02-03

Similar Documents

Publication Publication Date Title
US6995056B2 (en) Method for fabricating semiconductor device capable of preventing damage by wet cleaning process
US7365000B2 (en) Method for fabricating semiconductor device
US6656784B2 (en) Method for fabricating capacitors
US6210979B1 (en) Method for fabricating ferroelectric capacitor improving adhesive strength between upper electrode and capping layer without polymer in FRAM device
KR100673886B1 (ko) 콘택 저항을 안정화시킬 수 있는 반도체 소자 제조 방법
JP5178025B2 (ja) 半導体メモリ素子の製造方法
JP2006148052A (ja) 半導体素子の格納電極形成方法
KR100612549B1 (ko) 반도체 소자의 제조 방법
KR100654124B1 (ko) 벙커 디펙트를 억제할 수 있는 반도체 소자 제조 방법
KR100729905B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100600052B1 (ko) 반도체 소자 제조 방법
KR100418589B1 (ko) 강유전체 메모리 소자의 콘캐이브형 캐패시터 형성방법
KR100841049B1 (ko) 반도체소자 제조방법
KR100734640B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR101027337B1 (ko) 텅스텐막을 포함하는 반도체 소자의 도전패턴 형성 방법
KR20060016269A (ko) 금속 실리사이드막 형성 방법 및 이를 이용한 반도체소자의 금속배선 형성 방법
KR100524808B1 (ko) Ｈａｒｐ를 이용한 절연막 형성 방법
KR100604668B1 (ko) 콘케이브형 캐패시터를 포함하는 반도체소자 및 그 제조방법
KR100359784B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100755073B1 (ko) 반도체 소자의 콘택 홀 형성 방법
US20060292843A1 (en) Method for fabricating semiconductor device
KR100670686B1 (ko) 반도체 소자의 콘택플러그 제조 방법
KR100695420B1 (ko) 반도체 소자의 컨택 플러그 형성방법
KR100670708B1 (ko) 반도체 소자의 비트라인 제조 방법
KR20030002744A (ko) 반도체 소자의 커패시터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee