KR100695420B1 - 반도체 소자의 컨택 플러그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 컨택 플러그 형성방법에 관한 것으로, 액티브 영역과 게이트 전극이 형성된 영역으로 구분된 반도체 기판에 컨택 플러그를 형성할 때에, 제1 금속막 증착 후 저온(500 내지 800℃)에서 액티브 영역의 반도체 기판 상에만 금속실리사이드막을 형성시키고, 제1 금속막을 제거한 다음 제2 금속막을 증착하고 열처리를 진행함으로써, 액티브 영역의 반도체 기판과 컨택 플러그 간의 접촉 저항을 감소시킴과 동시에 게이트 전극과 컨택 플러그 간의 접촉 저항을 감소시킬 수 있다.
반도체 소자, 컨택 플러그, 금속실리사이드막, 액티브 영역, 게이트 전극.

Description

반도체 소자의 컨택 플러그 형성방법{A METHOD FOR FORMING A CONTACT PLUG IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1b는 종래의 반도체 소자의 컨택 플러그 형성방법을 설명하기 위해 도시된 공정단면도.
도 2는 종래의 반도체 소자의 컨택 플러그 형성시 나타날 수 있는 컨택 플러그의 붕괴현상을 설명하기 위한 SEM 사진.
도 3 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 컨택 플러그 형성방법을 나타낸 공정단면도.
도 9는 본 발명에 의해 형성된 컨택 플러그와 게이트 전극 간의 접촉 저항을 설명하기 위한 그래프.
〈도면의 주요 부분에 대한 부호의 설명〉
110 : 반도체 기판
111 : 폴리 실리콘막
112 : WSi2층
113 : 게이트 전극
114 : 층간 절연막
115 : 컨택홀
116 : 제1 금속막
117, 117' : 금속실리사이드막
118, 118' : 제2 금속막
본 발명은 반도체 소자의 컨택 플러그 형성방법에 관한 것으로, 특히 CVD 텅스텐 공정을 이용하여 활성영역과 게이트 전극 상에 형성되는 컨택 플러그 형성방법에 관한 것이다.
최근에 반도체 소자의 고집적화가 급격하게 이루어지면서 상하부 도전층을 상호 연결하기 위한 컨택 플러그 공정의 중요성은 더욱 부각되고 있다. 이러한 컨택 플러그 공정을 적용하면서 원하는 소자 특성을 얻기 위해 여러가지 공정들이 적용되고 있다. 특히, 128M 이상의 고집적 소자에서는 일반적으로 한정된 웨이퍼 상에 보다 많은 칩을 구현함과 동시에 고성능의 소자를 구현하기 위해 화학기상증착(Chemical Vapor Deposition; 이하, CVD라 함) 방식을 이용하여 텅스텐 컨택 플러그를 형성하고 있다.
이러한 CVD 방식을 이용한 텅스텐 컨택 플러그 형성공정은 다음과 같이 진행된다. 먼저, 게이트 전극과 활성영역이 형성된 반도체 기판 상에 층간절연막을 증착한 후 이를 식각하여 게이트 전극 상부와 활성영역을 노출시키는 컨택홀을 형성한 다음, 컨택홀을 포함하는 전체 구조 상부의 단차를 따라 Ti/TiN막이 적층된 구조의 확산방지막을 형성한다. 이어서, TiN막 상부에 컨택홀이 매립되도록 CVD 방식으로 텅스텐막을 증착하는 과정으로 이루어진다.
텅스텐 컨택 플러그 형성공정시 확산 방지막으로 Ti막을 증착하는 이유는, 후속 열처리 진행시에 Ti가 반도체 기판의 액티브 영역의 실리콘과 반응하여 티타늄 실리사이드층(이하, TiSi2층이라 함)을 형성시킴으로써 반도체 기판과 텅스텐 컨택 플러그 간의 접촉 저항을 낮출 수 있기 때문이다. 또한, Ti막 상에 TiN막을 증착하는 이유는 후속 텅스텐 컨택 플러그 증착시에 사용되는 WF6가스가 실리콘(Si)이나 Ti와 쉽게 반응하여 불필요한 막을 형성하기 때문이다. 즉, WF6가 반도체 기판으로 확산되어 상호 반응하는 것을 방지하기 위함이다.
이하에서는, 도 1a 및 도 1b를 참조하여 일례로 DRAM 소자의 텅스텐 컨택 플러그 형성공정을 설명하기로 한다.
도 1a에 도시된 바와 같이, 반도체 기판(10) 상의 일부에 게이트 전극(13)을 형성한다. 이때, 게이트 전극(13)은 폴리 실리콘막(11)과 텅스텐 실리사이드층(12; 이하, WSi2층이라 함)으로 이루어진다. 그런 다음, 게이트 전극(13)을 포함하는 전체 구조 상부에 절연막(14)을 증착한 후 식각하여 반도체 기판(10)의 액티브 (active) 영역과 게이트 전극(13)의 상부가 노출되는 컨택홀(15a, 15b)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 컨택홀(15)을 포함하는 전체 구조 상부의 단차를 따라 Ti막(16)과 TiN막(17)을 순차적으로 증착한 후 열처리 공정을 실시하여 Ti막(16)과 액티브 영역의 실리콘이 접촉되는 부위에 TiSi2층(18)을 형성한다. 그러나, 게이트 전극(13) 영역에서는 Ti막(16)과 WSi2층(12) 간의 반응은 일어나지 않는다.
상기에서 설명한 바와 같이, 종래기술에 따른 컨택 플러그 형성공정에서는 Ti막(16) 및 TiN막(17)을 증착한 후 열처리 공정을 통해 액티브 영역에 TiSi2층(18)을 형성하여 접촉 저항을 낮추고 있다. 그렇지만, 이 고온(대략, 800 내지 900℃)의 열처리 공정에 의해 WSi2층(12)의 하부에 형성된 폴리 실리콘막(11)의 실리콘 원자(Si)가 Ti막(16)과 WSi2층(12) 간의 계면 사이로 확산되어 TiSix(x는 1 내지 3)층이 형성되고, 더 높은 온도에서는 Ti막(16)의 Ti원자가 폴리 실리콘막(11)의 표면으로 확산되어 WSi2층(12)과 폴리 실리콘막(11) 간의 계면에 TiSix(x는 1 내지 3)가 형성된다. 이로 인하여, 게이트 전극(12)과 후속 공정을 통해 형성되는 컨택 플러그 간의 접촉 저항이 증가되는 원인이 된다.
따라서, Ti막의 Ti원자가 폴리 실리콘막의 표면으로 확산되어 WSi2층과 폴리 실리콘막 간의 계면에 TiSix(x는 1 내지 3)층이 형성됨을 억제하기 위하여 종래에 는, Ti막을 증착한 후 열처리를 통해 액티브 영역에 TiSi2층을 형성하고, 세정공정을 진행하여 Ti막을 제거한 다음 TiN막을 증착하고 있다.
그러나, 이러한 방법은 세정공정 진행시 사용되는 케미컬(chemical)에 의해 도 2에서 보는 바와 같이, Ti막(16)의 일부가 용해되어 불안정한 구조를 갖는 컨택 플러그가 형성된다. 이는 후속공정 진행시 컨택 플러그가 붕괴(collapse)될 수 있는 원인이 된다. 도 2에서 도 1a 및 도 1b와 동일한 도면부호는 동일한 기능을 수행하는 동일요소이고, 미설명된 '19'는 컨택 플러그 형성을 위해 후속으로 증착되는 텅스텐막이다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 소자의 컨택 플러그 형성공정시 컨택 플러그와 게이트 전극 간의 접촉 저항을 감소시킬 수 있는 반도체 소자의 컨택 플러그 형성방법을 제공하는 것을 그 목적으로 한다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 게이트 전극이 형성된 반도체 기판을 제공하는 단계와, 상기 게이트 전극을 포함하는 전체 구조 상부에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 식각하여 상기 반도체 기판의 활성영역이 노출되는 제1 컨택홀과, 상기 게이트 전극의 상부면이 노출되는 제2 컨택홀을 형성하는 단계와, 상기 제1 및 제2 컨택홀을 포함하는 전체 구조 상부면의 단차를 따라 제1 금속막을 증착하는 단계와, 상기 활성영역과 상기 제1 컨택홀의 저면에 증착된 상기 제1 금속막을 반응시켜 금속실리사이드막을 형성하는 단계와, 할로겐 원소를 포함하는 혼합가스를 이용하여 상기 금속실리사이드막 형성시 반응하지 않고 잔류되는 상기 제1 금속막을 제거하는 단계와, 상기 금속실리사이드막을 포함하는 전체 구조 상부의 단차를 따라 제2 금속막을 증착하는 단계와, 상기 제1 및 제2 컨택홀이 매립되도록 컨택 플러그를 형성하는 단계를 포함하는 반도체 소자의 컨택 플러그 형성방법을 제공한다.
본 발명에 있어서, 상기 금속실리사이드막을 형성한 다음 금속실리사이드막을 안정화시키기 위하여 열처리 공정을 실시하는 단계를 더 포함할 수 있다. 또한, 상기 열처리 공정 후 상기 제2 금속막 상에 상기 제2 금속막과 동일한 금속막을 더 증착하는 단계를 더 포함하여 상기 열처리 공정으로 열악해진 제2 금속막의 박막 특성을 강화할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 컨택 플러그 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 3 내지 도 8에 도시된 참조번호들 중 서로 동일한 참조번호는 동일한 기능을 수행하는 동일 요소이다.
먼저, 도 3에 도시된 바와 같이, 반도체 기판(110) 상에 게이트 전극(113)을 형성한다. 이때, 게이트 전극(113)은 폴리 실리콘막(111)과 WSi2층(112)을 포함한다.
이어서, 게이트 전극(113)이 형성된 결과물 전면에 층간 절연막(114)을 증착한다. 이때, 층간 절연막(114)은 산화막 계열의 물질로 형성한다. 예컨대, 층간 절연막(12)은 HDP(High Density Plasma)막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나를 이용하여 단층으로 형성하거나, 이들이 적어도 2층 이상 적층된 적층 구조로 형성할 수 있다.
이어서, 층간 절연막(114) 상에 포토 레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 포토 레지스트 패턴(미도시)을 형성한다.
이어서, 상기 포토 레지스트 패턴을 이용한 식각공정을 실시하여 액티브 영역(A)과 게이트 전극(113)이 형성된 영역(B)을 노출시키는 컨택홀(115a, 115b)을 각각 형성한다.
이어서, 도 4에 도시된 바와 같이, 컨택홀(115a, 115b)을 포함하는 전체 구 조 상부의 단차를 따라 확산 방지막의 하부층으로 Ti막(116)을 증착한다. 이때, Ti막(116)은 물리적 기상 증착(PVD : Physical Vapor Deposition) 방식으로 증착한다. 한편, 여기서는 확산 방지막의 하부층으로 Ti막(116)을 사용하고 있으나, 이는 일례로서 Ti막(116) 대신에 Co 또는 Ni를 사용할 수도 있다.
이어서, 도 5에 도시된 바와 같이, 도 4까지의 공정이 완료된 반도체 기판(110)을 인-시튜(In-situ)로, 확산방지막의 상부층인 TiN막(118, 도 6참조)을 형성하기 위한 PVD 장비, CVD 장비 또는 ALD(Atomic Layer Deposition) 장비의 챔버(이하에서는 설명의 편의를 위해 CVD 장비에 대해서만 설명하기로 함) 내부로 로딩시킨다. 이때, CVD 장비의 챔버 내부의 온도는 500 내지 800℃의 온도로 유지되도록 한다. 이런 상태로 유지되는 챔버 내부에 반도체 기판(110)을 로딩시킨 후 0.1분 내지 5분 동안 그대로 방치한다. 이로써, 반도체 기판(110)이 가열되어 활성영역의 실리콘(Si)이 Ti막(116)과 반응하고, 이로 인하여 이 부위에 티타늄 실리사이드층(이하, TiSi2층이라 함; 117)이 형성된다.
한편, 게이트 전극(113) 영역에서는 WSi2층(112)과 Ti막(116) 간의 반응은 일어나지 않는다. 이는, 반응이 일어나는 CVD 장비의 챔버 내부의 온도가 낮기 때문이다.
이어서, 도 6에 도시된 바와 같이, CVD 장비의 챔버 내부로 Cl2, CCl4 가스 등과 같이 Cl과 같은 할로겐 원소를 포함하는 혼합가스를 유입시켜 반응되지 않고 잔류되는 Ti막(116, 도 5참조)을 제거한다. 이때, 상기 혼합가스를 활성화시켜 제 거율을 높이기 위하여 플라즈마 또는 자외선(UV)과 같은 광(light)을 제공할 수도 있다. 또한, Ti막(116)의 제거속도는 온도에 많은 영향을 받기 때문에, 500 내지 800℃의 온도범위 내에서는 수십 내지 수백초(대략, 50초 내지 300초) 동안 공정을 진행하면 Ti막(116)은 모두 제거된다.
상기에서, Ti막(116) 제거공정에 대한 매카니즘(mechanism)은, Cl2가 Ti를 만나면 열과 같은 충분한 에너지를 갖고 있을 때 TiCl4로 화학반응하여 기화되는 방식으로 이루어진다.
예컨대, 플라즈마를 이용한 Ti막(116) 제거공정은 300 내지 900℃의 온도와 0.1Torr 내지 100Torr의 압력 조건에서 0.01KW 내지 10KW의 파워로 Cl2 및 CCl4 가스를 여기시켜 Ti와 반응시키는 과정으로 이루어진다. 또한, 광을 이용한 Ti막(116) 제거공정은 500 내지 900℃의 온도와 0.1Torr 내지 100Torr의 압력 조건에서 Cl2 및 CCl4 가스를 광을 통해 여기시켜 Ti와 반응시키는 과정으로 이루어진다.
이어서, 퍼지(perge) 공정을 진행하는데, 이때 퍼지 공정은 CVD 장비의 챔버 내부로 Ar 가스와 같은 불활성 가스를 유입시켜 챔버 내부에 존재하는 Ti와 같은 불요 가스를 배출하는 공정으로 진행된다.
상기에서 설명한 바와 같이, Ti막(116)을 제거하여 액티브 영역(A; 도 3 참조)에만 TiSi2층(117)을 잔류시킨다. 이로써, 게이트 전극(113)의 상부 표면에 증착된 Ti막(116)을 제거하여 후속 공정을 통해 이 부위에 형성되는 컨택 플러그와 게 이트 전극(113) 간의 접촉 저항을 개선할 수 있다.
본 발명의 실시예에서와 달리 게이트 전극(113) 상에 증착된 Ti막(116)을 제거하지 않는 경우에는, 후속 공정을 통해 형성되는 TiN막(118, 도 7참조) 증착공정과 RTP(Rapid Temperature Process) 공정시 가해지는 열(대략, 600 내지 900℃)에 의해 Ti막(116)의 Ti원자가 WSi2층(112)의 하부로 확산되어 폴리 실리콘막(111)과 반응한다. 이로 인하여, WSi2층(112)과 폴리 실리콘막(111) 간의 계면에 불필요한 비정질막이 형성되어 이 부위에서의 접촉 저항을 증가시키게 된다.
이어서, 도 7에 도시된 바와 같이, CVD 장비의 챔버 내부로 TiCl4 및 NH3 등의 가스를 유입시켜 도 6을 통해 Ti막(116)이 제거된 부위에 TiN막(118)을 증착한다. 이때, 챔버의 내부의 온도는 500 내지 900℃로 유지한다.
액티브 영역(A; 도 3 참조)에 형성된 TiSi2층(117)을 안정화시키기 위하여 RTP 공정을 실시할 수도 있다. 이때, RTP 공정은 N2 가스 분위기에서 600 내지 900℃의 온도로 실시한다.
이어서, RTP 공정 적용시, 열화된 TiN막(118)을 보상하기 위하여 TiN막을 추가로 증착할 수도 있다.
이어서, 도 8에 도시된 바와 같이, TiN막(118)이 증착된 결과물을 텅스텐막(119)를 증착하기 위한 CVD 장비의 챔버 내부로 로딩시킨 후 그 챔버 내부로 WF6가스를 유입시켜 컨택홀(115a, 115b, 도 3참조)이 매립되도록 전체 구조 상부에 텅스 텐막(119)을 증착한다.
이어서, CMP(Chemical Mechanical Polishing) 공정을 실시하여 텅스텐막(19)을 평탄화한다. 이로써, TiN막(118) 상부에는 컨택홀(115a, 115b)이 매립되는 컨택 플러그가 형성된다.
이하에서는, 상기에서 설명한 본 발명의 바람직한 실시예에 따른 반도체 소자의 컨택 플러그 형성방법을 통해 형성된 반도체 소자의 컨택 플러그와 게이트 전극 간의 접촉 저항을 도 9를 참조하여 설명하기로 한다. 도 9는 컨택 플러그와 게이트 전극 간의 접촉 저항을 도시한 도면이다.
도 9에 도시된 바와 같이, 게이트 전극 상에 컨택 플러그를 형성하는 경우, 게이트 전극 상부에 형성되는 확산 방지막으로 TiN막만을 사용했을 때가 Ti/TiN막이 적층된 구조를 사용했을 때보다 컨택 플러그와 게이트 전극 간의 접촉 저항이 감소된다.
즉, 앞서 언급한 종래기술에서와 같이 게이트 전극 상부에 Ti막과 TiN막이 적층된 구조의 확산 방지막을 형성하는 경우에는, TiN막을 증착할 때 발생하는 열에 의해 Ti가 WSi2층의 하부로 확산되어 WSi2층과 폴리 실리콘막의 계면에 불필요한 비정질막이 형성된다. 이러한 비정질막의 형성은 컨택 플러그와 게이트 전극 간의 접촉 저항을 증가시키므로 도 9에서 보는 바와 같이, 불균일한 접촉 저항 분포를 보이게 된다.
반면에, 본 발명의 바람직한 실시예에 따르면, 게이트 전극 상부에는 확산방 지막으로 TiN막만이 형성되므로, TiN막 증착공정과 RTP 공정시 가해지는 열에 의해 반응할 Ti가 없으므로 도 9에서와 같이 컨택 플러그와 게이트 전극 간의 접촉 저항 특성이 개선될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 다음과 같은 여러가지 효과가 발생한다.
첫째, 액티브 영역과 게이트 전극이 형성된 영역으로 구분된 반도체 기판에 컨택 플러그를 형성할 때에, 제1 금속막 증착 후 저온(500 내지 800℃)에서 액티브 영역의 반도체 기판 상에만 금속실리사이드막을 형성시키고, 제1 금속막을 제거한 다음 제2 금속막을 증착하고 열처리를 진행함으로써, 액티브 영역의 반도체 기판과 컨택 플러그 간의 접촉 저항을 감소시킴과 동시에 게이트 전극과 컨택 플러그 간의 접촉 저항을 감소시킬 수 있다.
둘째, 본 발명에서 이루어지는 모든 공정이 제2 금속막의 증착을 위해 사용되는 동일 장비 내에서 레시피(recipe)만을 변경하여 진행됨으로써 추가적인 장비구입이나 공정의 증가가 필요 없어 제조 비용을 절감시킬 수 있다.
셋째, 제1 금속막 제거시 플라즈마 또는 자외선(UV)과 같은 광(light)을 이용함으로써 세정공정을 통한 제1 금속막 제거시 발생할 수 있는 컨택플러그의 붕괴 현상을 방지할 수 있다.

Claims (9)

  1. 게이트 전극이 형성된 반도체 기판을 제공하는 단계;
    상기 게이트 전극을 포함하는 전체 구조 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 반도체 기판의 활성영역이 노출되는 제1 컨택홀과, 상기 게이트 전극의 상부면이 노출되는 제2 컨택홀을 형성하는 단계;
    상기 제1 및 제2 컨택홀을 포함하는 전체 구조 상부면의 단차를 따라 제1 금속막을 증착하는 단계;
    상기 활성영역과 상기 제1 컨택홀의 저면에 증착된 상기 제1 금속막을 반응시켜 금속실리사이드막을 형성하는 단계;
    할로겐 원소를 포함하는 혼합가스를 이용하여 상기 금속실리사이드막 형성시 반응하지 않고 잔류되는 상기 제1 금속막을 제거하는 단계;
    상기 금속실리사이드막을 포함하는 전체 구조 상부의 단차를 따라 제2 금속막을 증착하는 단계; 및
    상기 제1 및 제2 컨택홀이 매립되도록 컨택 플러그를 형성하는 단계를 포함하는,
    반도체 소자의 컨택 플러그 형성방법.
  2. 제 1 항에 있어서,
    상기 금속실리사이드막은 상기 반도체 기판을 상기 제2 금속막을 증착하기 위한 챔버 내로 로딩시킨 후 상기 챔버의 내부 온도에 의해 형성되는 반도체 소자의 컨택 플러그 형성방법.
  3. 제 2 항에 있어서,
    상기 챔버의 내부 온도는 500 내지 800℃인 반도체 소자의 컨택 플러그 형성방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 반응하지 않고 잔류되는 제1 금속막의 제거공정은 플라즈마와 자외선을 포함하는 광을 이용하여 실시되는 반도체 소자의 컨택 플러그 형성방법,
  6. 제 5 항에 있어서,
    상기 플라즈마를 이용한 제거공정은, 300 내지 900℃의 온도와 0.1Torr 내지 100Torr의 압력 조건에서 0.01kW 내지 10kW의 파워로 Cl2 및 CCl4 가스를 이용해 실시되는 반도체 소자의 컨택 플러그 형성방법.
  7. 제 5 항에 있어서,
    상기 광을 이용한 제거공정은, 500 내지 900℃의 온도와 0.1Torr 내지 100Torr의 압력 조건에서 Cl2 및 CCl4 가스를 광을 통해 여기시켜 실시되는 반도체 소자의 컨택 플러그 형성방법.
  8. 제 1 항에 있어서,
    상기 금속실리사이드막 형성 후에는 상기 금속실리사이드막을 안정화시키기 위하여 열처리 공정을 실시하는 단계를 더 포함하는 반도체 소자의 컨택 플러그 형성방법.
  9. 제 8 항에 있어서,
    상기 열처리 공정 후 상기 제2 금속막 상에 상기 제2 금속막과 동일한 금속막을 더 증착하는 단계를 더 포함하는 반도체 소자의 컨택 플러그 형성방법.
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