KR100818651B1 - 캐패시터의 제조 방법 - Google Patents

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Abstract

본 발명은 이웃한 캐패시터간의 브릿지를 방지하면서 하부전극이 형성될 오픈영역의 바텀 CD를 증가시킬 수 있고, 종횡비를 감소시켜 하부전극간의 러닝현상을 감소시킬 수 있는 캐패시터의 제조 방법을 제공하기 위한 것으로, 본 발명은 하드마스크를 이용하여 상기 절연막의 일부를 식각하여 식각프로파일이 수직프로파일을 갖는 제1오픈영역을 형성하는 단계; 상기 제1오픈영역 및 하드마스크의 측벽에 스페이서를 형성하는 단계; 상기 스페이서 및 하드마스크를 식각배리어로 이용하여 남아 있는 상기 절연막을 식각하여 제2오픈영역을 형성하는 단계; 상기 제2오픈영역의 지름을 확장시켜 제3오픈영역을 형성하는 단계; 상기 제3오픈영역 아래의 식각정지막을 식각하여 상기 스토리지노드콘택플러그의 표면을 노출시키는 단계; 및 상기 스페이서와 제3오픈영역에 접촉하며 상기 스토리지노드콘택플러그에 전기적으로 연결되는 하부전극을 형성하는 단계를 포함하며, 본 발명은 질화막스페이서에 의해 셀과 셀 사이의 브릿지를 방지하면서 하부전극이 형성될 오픈영역의 바텀부분의 홀CD를 증가시키므로 캐패시터의 전체 면적을 증가시켜 매우 높은 캐패시턴스를 확보할 수 있는 효과가 있다.
캐패시터, 브릿지, 오픈영역, 캐패시턴스

Description

캐패시터의 제조 방법{METHOD FOR MANUFACTURING CAPACITOR}
도 1은 종래기술에 따른 캐패시터를 도시한 도면,
도 2a 내지 도 2g는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 제1절연막
23 : 스토리지노드콘택플러그 24 : 식각정지막
25 : 제2절연막 26 ; 하드마스크
27a : 제1오픈영역 27b : 제2오픈영역
27c : 제3오픈영역 28a : 질화막스페이서
29 : 하부전극 30 : 유전막
31 : 상부전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.
최근 미세화된 반도체 공정기술의 발달로 메모리 제품의 고집적화가 가속화됨에 따라 단위셀면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다. 그러나, 기억소자의 동작에 필요한 충전용량은 셀면적 감소에도 불구하고, 소프트에러의 발생과 리프레시 타임의 단축 방지를 위해서 25fF/셀 이상의 충분한 용량이 지속적으로 요구되고 있으며, 동일한 이유로 캐패시터의 구조를 형성함에 있어 식각공정의 어려움이 가중되고 있는 실정이다. 즉, 고집적화에 따라 단위셀 면적이 감소하면서 캐패시터의 높이는 높아지는 상황이므로 식각공정의 부담이 증가할 수 밖에 없는 상황이다.
도 1은 종래기술에 따른 캐패시터를 도시한 도면이다.
도 1을 참조하면, 반도체기판(11) 상부에 제1절연막(12)이 형성되고, 제1절연막(12)을 관통하는 스토리지노드콘택홀에 스토리지노드콘택플러그(13)가 매립되어 있으며, 식각배리어막(14)과 제2절연막(15)의 적층구조가 제공하는 오픈영역(16) 내부에 하부전극(17)이 형성된다. 그리고, 하부전극(17)을 포함한 전면에 유전막(18)과 상부전극(19)이 형성된다.
그러나, 종래기술은 다음과 같은 문제가 있다.
먼저, 셀과 셀 사이의 브릿지 방지를 위해 적절한 분리 공간을 확보할 경우,하부전극이 형성될 오픈영역(Open region)(또는 홀) 형성을 위해 제2절연막(15)을 식각할 때 제2절연막(15)의 높이가 매우 높아 90°정도의 식각프로파일을 얻을 수 없다. 즉, 오픈영역(16)의 바닥부분으로 갈수록 오픈영역(16)의 지름이 작아지는 슬로프프로파일(Slope profile, S)을 갖는다. 이와 같이, 오픈영역(16)의 바닥부분의 지름이 작아지면 후속 유전막(18)과 상부전극(19)의 매립공간이 부족할 뿐만 아니라 캐패시터의 면적이 매우 감소하게 된다. 따라서, 누설전류 및 브레이크다운전압(Breakdown Voltage)의 열화뿐만 아니라 원하는 캐패시턴스를 확보할 수 없게 된다.
그리고, 종래기술에 의해 캐패시터 형성시, 셀사이즈가 줄어듬에 따라 셀과 셀 사이의 적절한 분리 공간을 확보하는 것 자체가 어려워져, 셀과 셀 사이의 브릿지 문제가 발생한다.
마지막으로, 캐패시터의 하부전극을 실린더 모양으로 형성할 경우, 높은 종횡비로 인해 하부전극끼리 기대어 붙는 현상(러닝 현상, Leaning)이 발생하여 듀얼비트페일(Dual bit fail)이 발생하여 수율감소의 원인이 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 이웃한 캐패시터간의 브릿지를 방지하면서 하부전극이 형성될 오픈영역 바텀 CD를 증가시킬 수 있는 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 종횡비를 감소시켜 하부전극간의 러닝현상을 감소시킬 수 있는 캐패시터의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 스토리지노드콘택플러그가 형성된 반도체 기판 상부에 식각정지막과 절연막을 차례로 형성하는 단계; 하드마스크를 이용하여 상기 절연막의 일부를 식각하여 식각프로파일이 수직프로파일을 갖는 제1오픈영역을 형성하는 단계; 상기 제1오픈영역 및 하드마스크의 측벽에 스페이서를 형성하는 단계; 상기 스페이서 및 하드마스크를 식각배리어로 이용하여 남아 있는 상기 절연막을 식각하여 제2오픈영역을 형성하는 단계; 상기 제2오픈영역의 지름을 확장시켜 제3오픈영역을 형성하는 단계; 상기 제3오픈영역 아래의 식각정지막을 식각하여 상기 스토리지노드콘택플러그의 표면을 노출시키는 단계; 및 상기 스페이서와 제3오픈영역에 접촉하며 상기 스토리지노드콘택플러그에 전기적으로 연결되는 하부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 워드라인, 트랜지스터 및 비트라인 공정이 완료된 반도체 기판(21) 상부에 제1절연막(22)을 형성한 후, 제1절연막(22)을 관통하는 스토리지노드콘택홀을 형성하고, 이 스토리지노드콘택홀에 매립되는 스토리지노드콘택플러그(23)를 형성한다. 여기서, 도시되지 않았지만, 제1절연막(22) 형성전에는 통상적으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행되어 있으므 로, 제1절연막(22)은 다층 구조이다.
그리고, 스토리지노드콘택플러그(23)는 스토리지노드콘택홀을 채울때까지 전면에 폴리실리콘막을 증착한 후 에치백 또는 CMP(Chemical Mechanical Polishing) 공정을 진행하여 형성한다.
다음으로, 스토리지노드콘택플러그(23)를 포함한 제1절연막(22) 상에 식각정지막(24)을 형성한 후, 식각정지막(24) 상에 하부전극이 형성될 오픈영역을 제공하는 제2절연막(25)을 형성한다. 여기서, 식각정지막(24)은 후속 제2절연막(25)의 식각시 식각배리어 역할을 하는 것으로 실리콘질화막으로 형성하며, 그리고, 캐패시터구조 형성을 위한 제2절연막(25)은 하부전극이 형성될 3차원 구조의 오픈영역을 제공하기 위한 것으로, 제2절연막(26)은 PSG, USG, BPSG 또는 PETEOS 중에서 선택되는 단일 산화막 또는 다중 산화막으로 형성한다. 예컨대, 다중 산화막으로 형성하는 경우, 제2절연막(26)은 습식식각이 잘 되는 PSG 또는 BPSG를 먼저 증착한 후, PSG(BPSG)에 비해 습식식각이 덜 되는 PETEOS의 순서로 적층하여 형성할 수 있다.
바람직하게, 제2절연막(25)의 총 높이는 10000Å∼30000Å으로 한다.
다음으로, 제2절연막(25) 상에 하드마스크(26)를 형성한 후, 하드마스크(26) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스크(도시 생략)를 형성한다. 이어서, 마스크를 식각배리어로 하드마스크(26)를 식각하여 마스크 형상의 하드마스크(26)를 잔류시킨다. 상기 하드마스크(26)는 큰 종횡비(High aspect ratio)의 깊은 캐패시터 콘택을 형성하기 위해 도입한 것으로, 바람직하게 폴리실리콘으로 형성한다.
예컨대, 하드마스크(26)의 식각 공정은 20mT의 압력과 450Ws/50Wb(Ws는 소스파워, Wb는 바이어스파워)의 파워를 인가하면서 HBr(350sccm), Cl2(10sccm) 및 O2(3sccm)의 혼합가스를 사용하여 진행한다.
다음으로, 마스크를 스트립한 후, 제2절연막(25)을 부분적으로 식각하는 1차 식각 공정을 진행하여 수직프로파일을 갖는 제1오픈영역(27a)을 형성한다. 여기서, 제1오픈영역(27a)은 하부전극이 형성될 공간을 제공하는 오픈영역의 일부분이고, 1차 식각 공정은 프로파일 각도가 89.5°이상의 수직프로파일(Vertical profile)이 확보되는 깊이(6000Å∼10000Å)까지 진행한다. 즉, 제2절연막(25)의 총 높이인 10000Å∼30000Å까지 한꺼번에 식각하지 않아도 되어 종횡비가 감소하므로 제1오픈영역(27a)의 프로파일을 수직에 가깝게 할 수 있다.
상기 1차 식각 공정은, MERIE(Magnetic Enhanced Reactive Ion Etching) 형태의 플라즈마소스에서 CxFy/O2의 혼합가스를 주입하여 고밀도플라즈마를 형성하므로써 제1오픈영역(27a)의 식각 측벽이 수직 프로파일(Vertical profile)을 갖도록 하는데, 여기서, CxFy와 O2의 유량비는 40:1∼100:1로 하여, CxFy가 O2보다 더 많이 주입되도록 하며, CxFy는 예를 들어 CF4, C4F8, C4F6 또는 C5F8 중에서 선택되는 하나 또는 이들의 혼합을 사용한다. 예컨대, 1차 식각 공정은, 15mT의 압력과 1300Ws/1800Wb(Ws는 소스파워, Wb는 바이어스파워)의 파워를 인가하면서 C4F6(34sccm)와 O2(35sccm)의 혼합가스를 사용하여 진행한다.
그리고, 1차 식각 공정시 식각되는 부분은 제2절연막(25)을 구성하는 막 중 에서 일부분으로서, 식각정지막(24) 상에서 일정 두께가 잔류한다.
도 2b에 도시된 바와 같이, 스페이서용 질화막(28)을 50Å∼200Å의 두께로 증착한다. 이때, 스페이서용 질화막(28)의 증착 공정은 퍼니스(Furnace)를 이용하며, 싱글타입챔버(Single type chamber)를 이용하여 증착할 수도 있다. 싱글타입챔버로 증착할 경우, 스텝커버리지특성이 더 나쁘지만, 본 발명에는 오히려 더 적당한 공정이다. 즉, 싱글타입챔버로 스페이서용 질화막(28)을 증착하게 되면 바텀부분의 두께(d1)가 탑부분(d2)에 비해 얇게 증착되므로써 후속 스페이서식각공정이 더 용이하기 때문이다.
도 2c에 도시된 바와 같이, 스페이서식각공정을 진행하여 제1오픈영역(27a)의 측벽에 질화막스페이서(28a)를 남긴다. 즉, 제1오픈영역(27a)의 바닥부분에 형성된 스페이서용 질화막(28)과 제1오픈영역(27a)을 벗어난 영역의 스페이서용 질화막(28)을 식각하여 제1오픈영역(27a)의 측벽에만 질화막스페이서(28a)를 잔류시킨다.
상기 질화막스페이서(28a)를 형성하기 위한 식각 공정은, MERIE 타입의 플라즈마소스에서 CxFy/CHxFy/O2의 혼합가스를 주입하여 고밀도플라즈마를 형성하므로써 스페이서용 질화막(28)을 식각한다. 이러한 식각을 통해 제1오픈영역(27a)의 측벽에 질화막스페이서(28a)가 형성되고 제1오픈영역(27a)의 바닥이 오픈된다.
바람직하게, 스페이서 식각시 사용하는 CxFy/CHxFy 가스는, CHF3, CH3F, C2F6, CH2F2, C3F8, C5F8, C4F6 또는 CF4 중에서 선택된 하나이다.
도 2d에 도시된 바와 같이, 질화막스페이서(28a)를 식각배리어로 제1오픈영역(27a) 아래의 나머지 제2절연막(25)을 식각하는 2차 식각공정을 진행하여 제2오픈영역(27b)을 형성한다. 이때, 2차 식각공정은 질화막스페이서(28a)를 형성하는 챔버에서 식각조건을 달리하여 인시튜로 진행한다.
상술한 2차 식각공정은, 특히 질화막스페이서(28a)가 높은 선택비를 갖도록 하여 진행한다. 예컨대, 2차 식각을 진행하는 동안 질화막스페이서(28a)는 200:1 이상의 높은 식각선택비를 유지하도록 한다. 그리고, 제2절연막(25) 아래의 질화막 물질인 식각정지막(24)또한 높은 식각선택비를 가지므로, 제2오픈영역(27b)이 형성될때 식각정지막(24)에서 식각이 멈춘다.
바람직하게, 2차 식각공정은 MERIE 형태의 플라즈마소스에서 CxFy/O2의 혼합가스를 주입하여 고밀도플라즈마를 형성하므로써 제2오픈영역(27b)의 식각 측벽이 수직 프로파일(Vertical profile)을 갖도록 하는데, 여기서, CxFy와 O2의 유량비는 40:1∼100:1로 하여, CxFy가 O2보다 더 많이 주입되도록 하며, CxFy는 예를 들어 CF4, C4F8, C4F6 또는 C5F8 중에서 선택되는 하나 또는 이들의 혼합을 사용한다. 예컨대, 남아 있는 제2절연막(25)의 식각 공정은 15mT의 압력과 1700Ws/2300Wb(Ws는 소스파워, Wb는 바이어스파워)의 파워를 인가하면서 C4F6(34sccm)와 O2(31sccm)의 혼합가스를 사용하여 진행하는데, 1차 식각공정시의 파워(1300Ws/1800Wb)보다 높은 파워(1700Ws/2300Wb)를 사용하므로써 질화막스페이서(28a)가 높은 식각선택비를 갖는다.
한편, 제2오픈영역(27b)은 질화막스페이서(28a)에 의해 제1오픈영역(27a)보다 그 지름이 작다.
도 2e에 도시된 바와 같이, 하부전극이 형성될 오픈영역의 바텀부분의 홀CD(Critical Dimension)(또는 지름)를 증가시키기 위해 습식식각 공정을 진행한다.
예를 들어, 제2오픈영역(27b)을 제공하는 제2절연막(27)에 대해 BOE 또는 뜨거운 SC-1(Hot SC-1)과 같은 습식케미컬을 사용하여 습식식각을 진행한다.
위와 같은 습식식각으로 인해 제2오픈영역(27c)의 측면이 식각되어 제2오픈영역의 지름이 증가한다. 따라서, 제2오픈영역(27b)은 지름이 증가된 제3오픈영역(27c)으로 바뀌게 되고, 이로써 제3오픈영역(27c)의 지름은 제1오픈영역(27a)의 지름보다 더 크며, 바람직하게는 이웃하는 셀간 브릿지가 발생되지 않을 정도까지 지름이 확대된다. 예컨대, 이웃하는 제3오픈영역(27c)간의 거리가 되는 제2절연막(25)의 폭(W)은 전기적 절연이 가능한 최소 두께인 10nm으로 하거나, 더 큰 폭(W≥10nm)으로 한다.
상술한 일련의 습식식각을 통해 오픈영역의 바텀부분의 지름을 최대로 확장시킨 상태에서 도 2f에 도시된 바와 같이, 식각정지막(24)을 건식식각하여 스토리지노드콘택플러그(23)의 표면을 노출시킨다. 이때, 식각정지막(24)의 건식식각은, MERIE 타입의 플라즈마소스에서 CxFy/CHxFy/O2의 혼합가스를 주입하여 고밀도플라즈마를 형성하여 식각한다.
위와 같이, 식각정지막(24)의 식각을 제3오픈영역(27c) 형성을 위한 습식식각후에 진행하므로써 오픈영역의 바텀부분의 홀CD를 최대한 확보할 수 있다.
다음으로, 도 2g에 도시된 바와 같이, 도전막 증착 및 분리공정을 통해 오픈영역 내부에 하부전극(29)을 형성한다. 이때, 하부전극(29)이 되는 도전막은 TiN, TaN, HfN, Ru, RuO2, Pt, Ir 또는 IrO2 중에서 선택되는 메탈을 50Å∼500Å 두께로 증착한다. 그리고, 분리 공정은 에치백 또는 CMP(Chemical Mechanical Polishing) 공정을 이용한다.
따라서, 하부전극(29)은 질화막스페이서(28a)와 제3오픈영역(27c)에 접촉하는 실린더 형태를 가지면서 스토리지노드콘택플러그(23)에 전기적으로 연결된다.
한편, 도시하지 않았으나, 하부전극(29)을 형성하기 전에, 누설전류를 방지하기 위해 스토리지노드콘택플러그(23)의 상부 표면을 일부 손실시킨 다음, 배리어메탈을 형성한다. 이를 위하여 제3오픈영역(27c)을 포함한 전면에 화학기상증착법 또는 물리기상증착법(PVD)을 이용하여 Ti를 20Å∼80Å 두께로 증착한 후 어닐(RTP, 700℃∼900℃, 10초∼30초)을 통하여 티타늄실리사이드를 형성하고, 미반응 Ti는 습식스트립으로 제거하여 스토리지노드콘택플러그(23)와 하부전극(29)이 접촉할 면의 저항을 낮춘다. 여기서, 배리어메탈로는 티타늄실리사이드외에 Co, Zr을 이용한 코발트실리사이드 또는 지르코늄실리사이드도 적용이 가능하다.
이어서, 하부전극(29) 상에 유전막(30)과 상부전극(31)을 차례로 형성한다. 여기서, 유전막(30)은 금속유기화학증착법(MOCVD) 또는 원자층증착법(ALD)을 이용 하여 Al2O3, HfO2의 단일막 또는 이들의 복합막(HfO2/Al2O3/HfO2, 여기서, HfO2외에 TiO2, Ta2O5, ZrO2도 사용 가능)으로 증착하며, 그 두께는 50Å∼400Å으로 한다. 그리고, 상부전극(31)은 TiN, TaN, HfN, Ru, RuO2, P t, Ir 또는 IrO2 중에서 선택되는 메탈로 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다
상술한 본 발명은 질화막스페이서에 의해 셀과 셀 사이의 브릿지를 방지하면서 하부전극이 형성될 오픈영역의 바텀부분의 홀CD를 증가시키므로 캐패시터의 전체 면적을 증가시켜 매우 높은 캐패시턴스를 확보할 수 있는 효과가 있다.
또한, 본 발명은 하부전극이 형성될 오픈영역의 바텀부분의 홀CD를 증가시키므로써 유전막과 상부전극의 매립공간을 충분히 확보하여 매립 면적감소, 누설전류 및 BV 열화를 방지할 수 있는 효과가 있다.
또한, 본 발명은 1,2차 식각을 통해 오픈영역을 형성하므로써 종횡비를 감소시켜 하부전극간의 러닝 현상을 방지하여 듀얼비트페일을 억제하므로써 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (17)

  1. 삭제
  2. 스토리지노드콘택플러그가 형성된 반도체 기판 상부에 식각정지막과 절연막을 차례로 형성하는 단계;
    하드마스크를 이용하여 상기 절연막의 일부를 식각하여 식각프로파일이 수직프로파일을 갖는 제1오픈영역을 형성하는 단계;
    상기 제1오픈영역 및 하드마스크의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서 및 하드마스크를 식각배리어로 이용하여 남아 있는 상기 절연막을 식각하여 제2오픈영역을 형성하는 단계;
    상기 제2오픈영역의 지름을 확장시켜 제3오픈영역을 형성하는 단계;
    상기 제3오픈영역 아래의 식각정지막을 식각하여 상기 스토리지노드콘택플러그의 표면을 노출시키는 단계; 및
    상기 스페이서와 제3오픈영역에 접촉하며 상기 스토리지노드콘택플러그에 전기적으로 연결되는 하부전극을 형성하는 단계
    를 포함하는 캐패시터의 제조 방법.
  3. 제2항에 있어서,
    상기 제1오픈영역을 형성하는 단계는,
    MERIE(Magnetic Enhanced Reactive Ion Etching) 형태의 플라즈마소스에서 CxFy/O2의 혼합가스를 주입하여 고밀도플라즈마를 형성하여 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.
  4. 제3항에 있어서,
    상기 CxFy/O2의 혼합가스에서, CxFy와 O2의 유량비는 40:1∼100:1로 하는 것을 특징으로 하는 캐패시터의 제조 방법.
  5. 제4항에 있어서,
    상기 CxFy 가스는, CF4, C4F8, C4F6 또는 C5F8 중에서 선택되는 하나 또는 이들의 혼합을 사용하는 것을 특징으로 하는 캐패시터의 제조 방법.
  6. 제2항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 제1오픈영역을 포함한 상기 하드마스크 상에 스페이서용 질화막을 형성하는 단계; 및
    상기 스페이서용 질화막 중에서 상기 하드마스크 상부에 형성된 부분과 상기 제1오픈영역의 바닥부분에 형성된 부분을 선택적으로 식각하는 스페이서식각을 진행하여 상기 제1오픈영역의 측벽에 스페이서용 질화막으로 된 스페이서를 잔류시키는 단계
    를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  7. 제6항에 있어서,
    상기 스페이서용 질화막은,
    퍼니스를 이용하여 50Å∼200Å의 두께로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
  8. 제6항에 있어서,
    상기 스페이서용 질화막은,
    싱글타입챔버에서 50Å∼200Å의 두께로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
  9. 제6항에 있어서,
    상기 스페이서식각은,
    MERIE 타입의 플라즈마소스에서 CxFy/CHxFy/O2의 혼합가스를 주입하여 고밀도플라즈마를 형성하여 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.
  10. 제9항에 있어서,
    상기 CxFy 가스는 C2F6, C3F8, C5F8, C4F6 또는 CF4 중에서 선택된 하나를 사용하고, 상기 CHxFy 가스는 CHF3, CH3F 또는 CH2F2 중에서 선택된 하나를 사용하는 것을 특징으로 하는 캐패시터의 제조 방법.
  11. 제2항에 있어서,
    상기 스페이서를 형성하는 단계와 제2오픈영역을 형성하는 단계는 인시튜로 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.
  12. 제2항에 있어서,
    상기 제2오픈영역을 형성하는 단계는,
    MERIE(Magnetic Enhanced Reactive Ion Etching) 형태의 플라즈마소스에서 CxFy/O2의 혼합가스를 주입하여 고밀도플라즈마를 형성하여 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.
  13. 제12항에 있어서,
    상기 CxFy/O2의 혼합가스에서, CxFy와 O2의 유량비는 40:1∼100:1로 하는 것을 특징으로 하는 캐패시터의 제조 방법.
  14. 제13항에 있어서,
    상기 CxFy 가스는, CF4, C4F8, C4F6 또는 C5F8 중에서 선택되는 하나 또는 이들의 혼합을 사용하는 것을 특징으로 하는 캐패시터의 제조 방법.
  15. 제2항에 있어서,
    상기 제1오픈영역 형성을 위한 상기 절연막의 식각 공정에 비해 상기 제2오픈영역 형성을 위한 상기 절연막의 식각공정시 더 높은 파워를 사용하는 것을 특징으로 하는 캐패시터의 제조 방법.
  16. 제2항에 있어서,
    상기 제3오픈영역을 형성하는 단계는,
    상기 제2오픈영역의 절연막을 습식식각하여 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
  17. 제16항에 있어서,
    상기 습식식각은, BOE 또는 뜨거운 SC-1를 사용하는 것을 특징으로 하는 캐패시터의 제조 방법.
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