JP2006191053A - 半導体メモリ装置の製造方法 - Google Patents

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Abstract

【課題】エッチング停止絶縁膜のエッチング時に生じるキャパシタの漏れ電流ソースの発生を防止できる半導体メモリ装置の製造方法を提供すること。
【解決手段】半導体基板（３１）上に層間絶縁膜（３２）を形成するステップと、コンタクトホール（３３）の側壁にストレージノードコンタクトスペーサ（３４）を形成するステップと、コンタクトホール（３３）の内部にストレージノードコンタクトプラグ（３５）を形成するステップと、層間絶縁膜（３２）をリセスするステップと、全面にエッチング停止絶縁膜（３６）及びストレージノード用絶縁膜（３７）を積層するステップと、絶縁膜（３７）及びエッチング停止絶縁膜（３６）をドライエッチングし、コンタクトプラグ（３５）及びコンタクトスペーサ（３４）を開放させる開放部（３８）を形成するステップと、下部電極（４０）、誘電膜（４１）及び上部電極（４２）を形成するステップとを含む。
【選択図】図２Ｅ

Description

本発明は、半導体の製造技術に関し、特に、半導体メモリ装置の製造方法に関する。
半導体メモリ装置の最小線幅が減少し、集積度が増大してキャパシタが形成される面積も次第に狭くなりつつある。このように、キャパシタが形成される面積が狭くなっても、セル内のキャパシタは、セル当り最小限要求される高いキャパシタンスを確保しなければならない。このように、狭い面積上に高いキャパシタンスを有するキャパシタを形成するために、シリコン酸化膜（ε=３.８）、窒化膜（ε=７）に代わって、Ｔａ２Ｏ５、Ａｌ２Ｏ３またはＨｆＯ２のような高い誘電率を有する物質を誘電体膜として用いる方法、下部電極の面積を効果的に増大させるために、下部電極をシリンダ型、コンケーブ（concave）型などに立体化するか、または下部電極の表面にＭＰＳ（Meta stable-Poly Silicon）を成長させ、下部電極の有効表面的を１.７〜２倍程度増加させる方法、下部電極と上部電極とを全て金属で形成する方法（Metal Insulator Metal；MIM）などが提案された。
現在、１２８Ｍ以上の集積度を有するＤＲＡＭおいて、通常のＭＩＭコンケーブＴｉＮの下部電極を有するキャパシタを備えた半導体メモリ装置の製造方法は、以下の通りである。
図１Ａ及び図１Ｂは、従来の技術に係る半導体メモリ装置の製造方法の工程を簡略に示す断面図である。
図１Ａに示しているように、半導体基板１１の上に層間絶縁膜１２を形成した後、層間絶縁膜１２をエッチングして半導体基板１１の表面を開放させるストレージノードコンタクトホールを形成する。
次いで、ストレージノードコンタクトホールの側壁に接するストレージノードコンタクトスペーサ１３を形成した後、ストレージノードコンタクトスペーサ１３が形成されたストレージノードコンタクトホールの内部に、ストレージノードコンタクトプラグ１４を埋め込む。ここで、ストレージノードコンタクトスペーサ１３は、シリコン窒化膜として形成し、ストレージノードコンタクトプラグ１４は、ポリシリコンで形成する。
次いで、ストレージノードコンタクトプラグ１４を含む層間絶縁膜１２上に、エッチング停止絶縁膜１５を形成した後、エッチング停止絶縁膜１５上にストレージノード用の絶縁膜１６を形成する。ここで、エッチング停止絶縁膜１５は、シリコン窒化膜として形成し、ストレージノード用の絶縁膜１６は、シリコン酸化膜系酸化膜として形成する。
次いで、ストレージノード用の絶縁膜１６とエッチング停止絶縁膜１５とを順にドライエッチングし、ストレージノードコンタクトプラグ１４の上を開放させる開放部１７を形成する。
次に、図１Ｂに示しているように、ＴｉＮ下部電極を形成するにあたり、ＴｉＮ下部電極を形成するためには、バリアメタル（Barrier metal）形成が必須であるが、このため、開放部１７を含む全面にＰＶＤまたはＣＶＤ法によってチタニウム（Ｔｉ）を蒸着した後、アニール（Anneal）によってバリアメタルであるＴｉＳｉｘ１８を形成し、未反応のチタニウムをウェットエッチングによって除去する。
上述のように、バリアメタルであるＴｉＳｉｘ１８を形成することによって、ストレージノードコンタクトプラグ１４と、後続の工程で形成されるＴｉＮ下部電極とが接触する面の抵抗を低くする。
バリアメタルであるＴｉＳｉｘ１８を形成した後、開放部１７を含む全面にＴｉＮを蒸着し、ストレージノード用の絶縁膜１６上のＴｉＮを選択的に除去し、開放部１７内部でストレージノードコンタクトプラグ１４と接続されるＴｉＮ下部電極１９を形成する。
次いで、ＴｉＮ下部電極１９上に、誘電膜２０とＴｉＮ上部電極２１とを順次形成してキャパシタを完成する。
しかし、従来の技術は開放部１７形成時、シリコン窒化膜として形成されたエッチング停止絶縁膜１５をエッチングする過程において、ストレージノードコンタクトプラグ１４とＴｉＮ下部電極１９との間のオーバレイによって、エッチング停止絶縁膜１５と同様にシリコン窒化膜として形成されたストレージノードコンタクトスペーサ１３がオーバエッチング（Over etch）されるストレージノードコンタクトスペーサアタックが発生する。このようなストレージノードコンタクトスペーサアタックによって、ストレージノードコンタクトプラグ１４の周辺では、ストレージノードコンタクトスペーサ１３がさらに狭い空間を有して過度にエッチングされ、１０００Å〜１５００Å程度の隙間（Crevasse）２２が発生する。
上述の隙間２２が生成された状態で、ステップカバレッジ（Step coverage）が５０％程度であるＴｉＮの蒸着及びエッチングによってＴｉＮ下部電極１９が形成され、誘電膜２０及びＴｉＮ上部電極２１が形成されるが、ＴｉＮ上部電極２１を形成するためにＴｉＮを蒸着する時に空間２３が残ったり、または非常に狭くてＴｉＮ上部電極２１がスムーズに形成されず、誘電膜２０とＴｉＮ上部電極２１とに尖部２４が発生したりする。
また、ＴｉＮ上部電極２１を形成するためにＴｉＮを蒸着する時に空間が塞がるか、または非常に狭くてＴｉＮ上部電極２１がスムーズに形成されずキャパシタの構造的な欠陥を形成し、これがキャパシタの漏れ電流ソース（Leakage current source）として機能することによって、キャパシタ漏れ電流の特性が劣化するという問題がある。
そこで、本発明は、上記した従来技術の問題点を解決するためになされたものであって、その目的は、エッチング停止絶縁膜をエッチングする過程のストレージノードコンタクトスペーサアタックによる隙間の発生を防止し、キャパシタの漏れ電流のソースを除去できる半導体メモリ装置の製造方法を提供することにある。
上記目的を達成するために、本発明の第１の半導体メモリ装置の製造方法は、半導体基板上に、ストレージノードコンタクトホールを有する層間絶縁膜を形成するステップと、前記ストレージノードコンタクトホールの側壁に、ストレージノードコンタクトスペーサを形成するステップと、前記ストレージノードコンタクトホールの内部に、前記ストレージノードコンタクトスペーサによって取り囲まれるストレージノードコンタクトプラグを形成するステップと、前記ストレージノードコンタクトスペーサのトップ領域が露出するように前記層間絶縁膜の表面を一定の深さにリセスするステップと、前記リセスされた層間絶縁膜を含む全面にエッチング停止絶縁膜及びストレージノード用の絶縁膜を積層するステップと、前記ストレージノード用の絶縁膜及びエッチング停止絶縁膜を順次ドライエッチングし、少なくとも前記ストレージノードコンタクトプラグ及びストレージノードコンタクトスペーサを開放させる開放部を形成するステップと、前記開放部の内部に下部電極を形成するステップと、前記下部電極上に誘電膜及び上部電極を順に形成するステップとを含むことを特徴としている。前記層間絶縁膜を酸化膜で形成し、前記層間絶縁膜を一定の深さにリセスするステップは、前記ストレージノードコンタクトプラグ及びストレージノードコンタクトスペーサをエッチングせず、前記層間絶縁膜だけを選択的にエッチングするドライエッチングまたはウェットエッチングによって行うステップであることができる。
また、本発明の第２の半導体メモリ装置の製造方法は、半導体基板上にストレージノードコンタクトホールを有する酸化膜系の層間絶縁膜を形成するステップと、前記ストレージノードコンタクトホールの側壁に窒化膜系ストレージノードコンタクトスペーサを形成するステップと、前記ストレージノードコンタクトホールの内部に前記ストレージノードコンタクトスペーサによって取り囲まれるポリシリコン系ストレージノードコンタクトプラグを形成するステップと、前記ストレージノードコンタクトスペーサのトップ領域が露出するように前記層間絶縁膜の表面を一定の深さにリセスするステップと、前記リセスされた層間絶縁膜を含む全面に、窒化膜系エッチング停止絶縁膜及び酸化膜系ストレージノード用の絶縁膜を積層するステップと、前記ストレージノード用の絶縁膜及びエッチング停止絶縁膜を順次ドライエッチングし、少なくとも前記ストレージノードコンタクトプラグ及びストレージノードコンタクトスペーサを開放させる開放部を形成するステップと、前記開放部の内部に下部電極を形成するステップと、前記下部電極上に誘電膜及び上部電極を順に形成するステップとを含むことを特徴としている。前記層間絶縁膜を一定の深さにリセスするステップは、前記ストレージノードコンタクトプラグ及びストレージノードコンタクトスペーサをエッチングせず、前記層間絶縁膜だけを選択的にエッチングするドライエッチングまたはウェットエッチングによって行うステップであることができる。また、前記層間絶縁膜のエッチング速度が、前記ストレージノードコンタクトプラグ及び前記ストレージノードコンタクトスペーサのエッチング速度よりも、２倍〜４倍程度速い速度に維持されるように、前記ドライエッチングをフッ素系ガスを用いて行うことができる。また、前記ウェットエッチングを、フッ酸溶液またはＢＯＥ溶液を用いて行うことができる。
本発明によれば、層間絶縁膜をリセスすることと、ストレージノードコンタクトスペーサアタックの脆弱領域で窒化膜を厚く形成することとによって、エッチング停止絶縁膜のエッチング中に発生するストレージノードコンタクトプラグ周辺のストレージノードコンタクトスペーサアタックによる損傷を最小化させることによって、漏れ電流ソースの発生を防止して、キャパシタの収率を向上させることができる効果が得られる。
このように、漏れ電流ソースを除去するによって、パターンの微細化、即ち微細なデザインルールを実現し、工程マージンを極大化させることができる効果が得られる。
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
図２Ａ〜図２Ｅは、本発明の実施の形態に係る半導体メモリ装置の製造方法の工程を示す断面図である。
図２Ａに示しているように、半導体基板３１上に層間絶縁膜３２を形成する。この時、図示していないが、層間絶縁膜３２を形成する前には周知のように、トランジスタ及びビットラインなどの様々な素子が形成され、これによって、層間絶縁膜３２は多層構造の層間絶縁膜でもあり得る。
次いで、層間絶縁膜３２上に感光膜を用いたコンタクトマスク（図示せず）を形成した後、コンタクトマスクをエッチングバリアとして層間絶縁膜３２をエッチングし、半導体基板３１の表面を開放させるストレージノードコンタクトホール３３を形成する。この時、半導体基板３１の、ストレージノードコンタクトホール３３が形成される部分はソース/ドレイン接合でもあり得る。
次いで、ストレージノードコンタクトホール３３の側壁に接するストレージノードコンタクトスペーサ３４を形成する。この時、ストレージノードコンタクトスペーサ３４は、ストレージノードコンタクトホール３３を含む全面にシリコン窒化膜（Ｓｉ３Ｎ４）を蒸着によって形成した後、半導体基板３１の表面が露出するようにエッチバックして、ストレージノードコンタクトホール３３の側壁（side wall）を覆う形状に形成する。
次いで、ストレージノードコンタクトスペーサ３４が形成されたストレージノードコンタクトホール３３内部を埋め込んで、ストレージノードコンタクトプラグ３５を形成する。
この時、ストレージノードコンタクトプラグ３５は、ストレージノードコンタクトスペーサ３４が形成されたストレージノードコンタクトホール３３を満たすまで全面にポリシリコン膜を蒸着によって形成した後、ＴＣＭＰ（Touch Chemical Mechanical Polishing）処理によってポリシリコン膜を一部研磨し、続いて全面ドライエッチングを行って形成する。
次に、図２Ｂに示しているように、ストレージノードコンタクトプラグ３５及びストレージノードコンタクトスペーサ３４の周辺の層間絶縁膜３２を、表面から一定の深さＤまで除去する（以下「リセスする」と記し、この処理をリセス処理と記す）。
このリセス処理では、ストレージノードコンタクトプラグ３５及びストレージノードコンタクトスペーサ３４に比べて、層間絶縁膜３２を速くエッチングできるドライエッチング法またはウェットエッチング法を用いる。
まず、層間絶縁膜３２をリセスするためのドライエッチング法は、ＲＦプラズマチャンバを用いて行い、エッチング速度を調整するためのフッ素系（Fluorine base）ガスをベースに行う。すなわち、フッ素系ガスを用いて層間絶縁膜３２をドライエッチングすると、層間絶縁膜３２として用いられた酸化膜のエッチング速度を、ストレージノードコンタクトプラグ３５として用いられたポリシリコン膜及びストレージノードコンタクトスペーサ３４として用いられた窒化膜ののエッチング速度よりも、２倍〜４倍以上速い状態に維持し、層間絶縁膜３２だけを選択的にリセスすることができる。好ましくは、フッ素系ガスはＣ２Ｆ６またはＣＦ４を用いる。
そして、層間絶縁膜３２をリセスする異なる方法として、ウェットエッチング法では、フッ酸溶液（ＨＦ）またはＢＯＥ溶液を用いて行うが、フッ酸溶液（ＨＦ）またはＢＯＥ溶液は、ポリシリコン膜に比べて酸化膜を速くエッチングすることが周知である。したがって、フッ酸溶液またはＢＯＥ溶液を用いて層間絶縁膜３２をリセスする時、ポリシリコン膜として形成したストレージノードコンタクトプラグ３５と、窒化膜そして形成したストレージノードコンタクトスペーサ３４とはエッチングされず、層間絶縁膜３２だけが選択的にウェットエッチングされてリセスされる。
上述のように、ドライエッチング法またはウェットエッチング法を用いて、層間絶縁膜３２をリセスする時、リセスされる深さＤは、５００Å〜１０００Åである。
上述のように層間絶縁膜３２をリセスした結果を説明すると、ストレージノードコンタクトスペーサ３４のトップ（上端）領域とリセスされた層間絶縁膜３２の表面との間に、リセスされた深さＤ程程の段差が発生し、層間絶縁膜３２の上部表面がストレージノードコンタクトスペーサ３４に比べて低い位置に位置するため、リセスされた層間絶縁膜３２に隣接するストレージノードコンタクトスペーサ３４のトップ領域の角が露出する。
次に、図２Ｃに示しているように、リセスされた層間絶縁膜３２を含む全面にエッチング停止絶縁膜３６を形成する。この時、エッチング停止絶縁膜３６は、シリコン窒化膜（Ｓｉ３Ｎ４）として形成され、ストレージノードコンタクトスペーサ３４の上部付近ではスロープ形状を有し、ストレージノードコンタクトスペーサ３４の真上からリセスされた層間絶縁膜３２の方向に行く程厚さが薄くなる。
上述のように、エッチング停止絶縁膜３６を形成した結果を詳細に説明すると、エッチング停止絶縁膜３６の下の構造物（以下、下部構造物と記す）が、平坦な構造を有さずリセス処理によって高さが互いに異なる構造を有するため、エッチング停止絶縁膜３６として形成されたシリコン窒化膜の厚さが下部構造物毎に互いに異なる。
以下、シリコン窒化膜の下部構造物による厚さの差を説明するために、リセスされた層間絶縁膜３２上でのシリコン窒化膜の厚さをＷ１とし、ストレージノードコンタクトプラグ３５上でのシリコン窒化膜の厚さをＷ２とし、ストレージノードコンタクトスペーサ３４のトップ領域でのシリコン窒化膜の厚さ（リセスされた層間絶縁膜３２の表面からストレージノードコンタクトスペーサ３４の上に形成されたエッチング停止絶縁膜（シリコン窒化膜）の表面までのの距離）をＷ３とする。
シリコン窒化膜の厚さへの下部構造物の影響によって、Ｗ１、Ｗ２は同じであり、Ｗ３はＷ１、Ｗ２よりも大きい。このように、Ｗ３がより大きい理由は、層間絶縁膜３２のリセスによってストレージノードコンタクトスペーサ３４のトップ領域が露出したためであり、露出したストレージノードコンタクトスペーサ３４のトップ領域の厚さ程度シリコン窒化膜の厚さが増大したのである。
上述のように、後続のエッチング停止絶縁膜３６をドライエッチングする時にストレージノードコンタクトスペーサアタックに対して最も脆弱な領域であるストレージノードコンタクトスペーサ３４のトップ領域で、シリコン窒化膜（エッチング停止絶縁膜３６）の厚さを最も厚く形成することによって、後続のドライエッチング時に、エッチング量を最小化させることができる。
次に、図２Ｄに示しているように、エッチング停止絶縁膜３６上にストレージノード用の絶縁膜３７を形成する。この時、ストレージノード用の絶縁膜３７は、ＢＰＳＧ、ＵＳＧ、ＨＤＰまたはＴＥＯＳで形成する。
次いで、ストレージノード用の絶縁膜３７とエッチング停止絶縁膜３６とを順にドライエッチングし、少なくともストレージノードコンタクトプラグ３５上部を開放させる開放部３８を形成する。
上述のような開放部３８形成のためのドライエッチング、特にエッチング停止絶縁膜３６をエッチングする途中に、ストレージノードコンタクトプラグ３５表面を完全に開放させるようにオーバエッチングが伴うが、この時、ストレージノードコンタクトスペーサアタックによってストレージノードコンタクトスペーサ３４のエッチング損失が発生し得る。
しかし、本発明では、ストレージノードコンタクトスペーサアタックに対して最も脆弱な領域であるストレージノードコンタクトスペーサ３４のトップ領域において予めシリコン窒化膜の厚さを非常に厚く形成しているため、ストレージノードコンタクトスペーサアタックによる損失の程度が最小となる。
開放部３８の形成時にエッチングされるシリコン窒化膜（エッチング停止絶縁膜３６）のエッチング量を一例に説明すると、ストレージノードコンタクトプラグ３５の表面上と層間絶縁膜３２の表面上とでエッチングされるシリコン窒化膜のエッチング量は、エッチング停止絶縁膜３６の厚さ（図２ＣのＷ１、Ｗ２）に限定されるが、ストレージノードコンタクトプラグ３５周辺でエッチングされるシリコン窒化膜のエッチング量は、エッチング停止絶縁膜３６の厚さとストレージノードコンタクトスペーサ３４の露出したトップ領域とにかけて非常に厚い。
したがって、ストレージノードコンタクトスペーサアタックに脆弱な部分において、窒化膜の厚さが、リセスされた深さＤと同じだけ追加されており、非常に厚いため、エッチング停止絶縁膜３６をエッチングする時に、ストレージノードコンタクトプラグ３５表面が露出するまでエッチングを行っても、ストレージノードコンタクトスペーサ３４がオーバエッチングされず、隙間が発生しない。
本発明では、層間絶縁膜３２の表面を一定の深さＤだけリセスし、ストレージノードコンタクトスペーサアタックに脆弱な部分の窒化膜の厚さを非常に厚く形成することによって、開放部３８を形成するためにエッチング停止絶縁膜３６をドライエッチングする時、ストレージノードコンタクトスペーサ３４として用いられた窒化膜のオーバエッチングによって隙間が生じるのを防止し、平坦な構造を得ることができる。
次に、図２Ｅに示しているように、ＴｉＮ下部電極を形成するために、バリアメタル３９を形成する。
例えば、開放部３８を含む全面に、ＰＶＤまたはＣＶＤ法によってチタニウムＴｉを蒸着した後、アニール（Anneal）を行って、チタニウムシリサイド（ＴｉＳｉｘ）を形成する。その後、未反応のチタニウムを、ウェットエッチングによって除去する。ここで、バリアメタル３９であるチタニウムシリサイドは、ストレージノードコンタクトプラグ３５として用いられたポリシリコンのシリコン（Ｓｉ）とチタニウムＴｉとが反応して形成されたものであり、ストレージノードコンタクトプラグ３５周辺の層間絶縁膜３２やストレージノードコンタクトスペーサ３４ではチタニウムシリサイドが形成されない。
上述のように、バリアメタル３９であるチタニウムシリサイドを形成すると、ストレージノードコンタクトプラグ３５と後続の工程で形成されるＴｉＮ下部電極とが接触する面の抵抗を低くすることができる。
次いで、下部電極分離（Storage node isolation）工程を行って、開放部３８の内部にストレージノードコンタクトプラグ３５と接続するＴｉＮ下部電極４０を形成する。
ＴｉＮ下部電極４０を形成するための下部電極の分離工程は、開放部３８を含むストレージノード用の絶縁膜３７上に、ＣＶＤ、ＰＶＤまたはＡＬＤ法を用いてＴｉＮを蒸着し、開放部３８を除外したストレージノード用の絶縁膜３７の表面上に形成されたＴｉＮを化学的機械的研磨（ＣＭＰ）またはエッチバックによって除去して、ＴｉＮ下部電極４０を形成するものである。ここで、化学的機械的研磨またはエッチバック時に研磨材やエッチングされた粒子などのパーティクルが、ＴｉＮ下部電極４０の内部に付着する虞があるため、ステップカバレッジ特性が良い感光膜で開放部３８の内部を全て満たした後、ストレージノード用の絶縁膜３７の表面が露出されるまでＴｉＮを化学的機械的研磨またはエッチバックし、感光膜をアッシング（ashing）して除去するのが良い。
次いで、ＴｉＮ下部電極４０上に誘電膜４１とＴｉＮ上部電極４２とを順次形成してキャパシタを完成する。
この時、誘電膜４１は、ＯＮＯ、ＨＦＯ２、Ａｌ２Ｏ３及びＴａ２Ｏ５の中から選択される何れかであり、開放部３８の底部分が平坦になった状態であるため、ステップカバレッジに敏感でない蒸着を用いて形成してもよい。また、ＴｉＮ上部電極４２は、ステップカバレッジに敏感でない蒸着を用いて形成しても良いが、ＣＶＤ、ＰＶＤまたはＡＬＤ法を用いて形成する。
上述のような誘電膜４１とＴｉＮ上部電極４２との形成時に、ストレージノードコンタクトプラグ３５周辺に隙間が発生してない状態であるため、ＴｉＮ上部電極４２として用いられたＴｉＮを蒸着する時点の空間を塞がず、誘電膜４１とＴｉＮ上部電極４２とに尖部が発生しない。
上述の実施の形態では、下部電極がＴｉＮである場合を説明したが、本発明はストレージノードコンタクトスペーサに窒化膜系物質を用いる全てのキャパシタの製造方法に適用することができる。
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
従来の技術に係る半導体メモリ装置の製造方法の工程を簡略に示す断面図である。 従来の技術に係る半導体メモリ装置の製造方法の工程を簡略に示す断面図である。 本発明の実施の形態に係る半導体メモリ装置の製造方法の工程を示す断面図である。 本発明の実施の形態に係る半導体メモリ装置の製造方法の図２Ａに続く工程を示す断面図である。 本発明の実施の形態に係る半導体メモリ装置の製造方法の図２Ｂに続く工程を示す断面図である。 本発明の実施の形態に係る半導体メモリ装置の製造方法の図２Ｃに続く工程を示す断面図である。 本発明の実施の形態に係る半導体メモリ装置の製造方法の図２Ｄに続く工程を示す断面図である。
符号の説明
３１ 半導体基板
３２ 層間絶縁膜
３３ ストレージノードコンタクトホール
３４ ストレージノードコンタクトスペーサ
３５ ストレージノードコンタクトプラグ
３６ エッチング停止絶縁膜
３７ ストレージノード用絶縁膜
３８ 開放部
３９ バリアメタル
４０ ＴｉＮ下部電極
４１ 誘電膜
４２ ＴｉＮ上部電極

Claims (14)

  1. 半導体基板上に、ストレージノードコンタクトホールを有する層間絶縁膜を形成するステップと、
    前記ストレージノードコンタクトホールの側壁に、ストレージノードコンタクトスペーサを形成するステップと、
    前記ストレージノードコンタクトホールの内部に、前記ストレージノードコンタクトスペーサによって取り囲まれるストレージノードコンタクトプラグを形成するステップと、
    前記ストレージノードコンタクトスペーサのトップ領域が露出するように前記層間絶縁膜の表面を一定の深さにリセスするステップと、
    前記リセスされた層間絶縁膜を含む全面にエッチング停止絶縁膜及びストレージノード用の絶縁膜を積層するステップと、
    前記ストレージノード用の絶縁膜及びエッチング停止絶縁膜を順次ドライエッチングし、少なくとも前記ストレージノードコンタクトプラグ及びストレージノードコンタクトスペーサを開放させる開放部を形成するステップと、
    前記開放部の内部に下部電極を形成するステップと、
    前記下部電極上に誘電膜及び上部電極を順に形成するステップと
    を含むことを特徴とする半導体メモリ装置の製造方法。
  2. 前記層間絶縁膜を酸化膜で形成し、
    前記層間絶縁膜の表面を一定の深さにリセスする前記ステップが、前記ストレージノードコンタクトプラグ及びストレージノードコンタクトスペーサをエッチングせず、前記層間絶縁膜だけを選択的にエッチングするドライエッチングまたはウェットエッチングによって行うステップであることを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
  3. 前記ドライエッチングを、ＲＦプラズマチャンバを用いて行うことを特徴とする請求項２に記載の半導体メモリ装置の製造方法。
  4. 前記層間絶縁膜のエッチング速度が、前記ストレージノードコンタクトプラグ及び前記ストレージノードコンタクトスペーサのエッチング速度よりも２倍〜４倍程度速い速度に維持されるように、前記ドライエッチングをフッ素系ガスを用いて行うことを特徴とする請求項２に記載の半導体メモリ装置の製造方法。
  5. 前記フッ素系ガスが、Ｃ２Ｆ６またはＣＦ４であることを特徴とする請求項４に記載の半導体メモリ装置の製造方法。
  6. 前記ウェットエッチングを、フッ酸溶液またはＢＯＥ溶液を用いて行うことを特徴とする請求項２に記載の半導体メモリ装置の製造方法。
  7. 前記層間絶縁膜のリセスされる深さが、５００Å〜１０００Åの範囲内であることを特徴とする請求項１または２に記載の半導体メモリ装置の製造方法。
  8. 半導体基板上にストレージノードコンタクトホールを有する酸化膜系の層間絶縁膜を形成するステップと、
    前記ストレージノードコンタクトホールの側壁に窒化膜系ストレージノードコンタクトスペーサを形成するステップと、
    前記ストレージノードコンタクトホールの内部に前記ストレージノードコンタクトスペーサによって取り囲まれるポリシリコン系ストレージノードコンタクトプラグを形成するステップと、
    前記ストレージノードコンタクトスペーサのトップ領域が露出するように前記層間絶縁膜の表面を一定の深さにリセスするステップと、
    前記リセスされた層間絶縁膜を含む全面に、窒化膜系エッチング停止絶縁膜及び酸化膜系ストレージノード用の絶縁膜を積層するステップと、
    前記ストレージノード用の絶縁膜及びエッチング停止絶縁膜を順次ドライエッチングし、少なくとも前記ストレージノードコンタクトプラグ及びストレージノードコンタクトスペーサを開放させる開放部を形成するステップと、
    前記開放部の内部に下部電極を形成するステップと、
    前記下部電極上に誘電膜及び上部電極を順に形成するステップと
    を含むことを特徴とする半導体メモリ装置の製造方法。
  9. 前記層間絶縁膜を一定の深さにリセスする前記ステップが、前記ストレージノードコンタクトプラグ及びストレージノードコンタクトスペーサをエッチングせず、前記層間絶縁膜だけを選択的にエッチングするドライエッチングまたはウェットエッチングによって行うステップであることを特徴とする請求項８に記載の半導体メモリ装置の製造方法。
  10. 前記ドライエッチングを、ＲＦプラズマチャンバを用いて行うことを特徴とする請求項９に記載の半導体メモリ装置の製造方法。
  11. 前記層間絶縁膜のエッチング速度が、前記ストレージノードコンタクトプラグ及び前記ストレージノードコンタクトスペーサのエッチング速度よりも、２倍〜４倍程度速い速度に維持されるように、前記ドライエッチングをフッ素系ガスを用いて行うことを特徴とする請求項９に記載の半導体メモリ装置の製造方法。
  12. 前記フッ素系ガスが、Ｃ２Ｆ６またはＣＦ４であることを特徴とする請求項１１に記載の半導体メモリ装置の製造方法。
  13. 前記ウェットエッチングを、フッ酸溶液またはＢＯＥ溶液を用いて行うことを特徴とする請求項９に記載の半導体メモリ装置の製造方法。
  14. 前記層間絶縁膜のリセスされる深さが、５００Å〜１０００Åの範囲内であることを特徴とする請求項９または１０に記載の半導体メモリ装置の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100689676B1 (ko) 2005-04-30 2007-03-09 주식회사 하이닉스반도체 반도체메모리장치의 제조 방법
KR100709568B1 (ko) 2006-06-29 2007-04-20 주식회사 하이닉스반도체 지그재그 배열의 스토리지노드를 구비한 반도체소자의 제조방법
US7610773B2 (en) * 2006-12-14 2009-11-03 General Electric Company Ice producing apparatus and method
CN113517288B (zh) * 2020-04-10 2024-03-29 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10112503A (ja) * 1996-10-03 1998-04-28 Sony Corp 半導体装置の製造方法
JP2000323677A (ja) * 1999-05-12 2000-11-24 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
JP2001217201A (ja) * 2000-02-03 2001-08-10 Samsung Electronics Co Ltd 半導体集積回路の自己整列コンタクト構造体形成方法
JP2002124583A (ja) * 2000-09-15 2002-04-26 Samsung Electronics Co Ltd 層間絶縁膜の損傷を防止しうる半導体メモリ素子及びその製造方法
JP2002289814A (ja) * 2001-03-23 2002-10-04 Mitsubishi Electric Corp 半導体装置とその製造方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5286675A (en) * 1993-04-14 1994-02-15 Industrial Technology Research Institute Blanket tungsten etchback process using disposable spin-on-glass
US5497017A (en) * 1995-01-26 1996-03-05 Micron Technology, Inc. Dynamic random access memory array having a cross-point layout, tungsten digit lines buried in the substrate, and vertical access transistors
US5963800A (en) * 1995-06-16 1999-10-05 Interuniversitair Micro-Elektronica Centrum (Imec Vzw) CMOS integration process having vertical channel
US5937294A (en) * 1995-08-11 1999-08-10 Micron Technology, Inc. Method for making a container capacitor with increased surface area
JP2814972B2 (ja) * 1995-12-18 1998-10-27 日本電気株式会社 半導体装置の製造方法
US5759892A (en) * 1996-09-24 1998-06-02 Taiwan Semiconductor Manufacturing Company Ltd Formation of self-aligned capacitor contact module in stacked cyclindrical dram cell
US5677223A (en) * 1996-10-07 1997-10-14 Vanguard International Semiconductor Corporation Method for manufacturing a DRAM with reduced cell area
US6184551B1 (en) * 1997-10-24 2001-02-06 Samsung Electronics Co., Ltd Method of forming integrated circuit capacitors having electrodes therein that comprise conductive plugs
TW356583B (en) * 1997-12-19 1999-04-21 United Microelectronics Corp Barrier layer forming method
US6103571A (en) * 1998-04-30 2000-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a DRAM capacitor having improved capacitance and device formed
KR100292938B1 (ko) * 1998-07-16 2001-07-12 윤종용 고집적디램셀커패시터및그의제조방법
US6271131B1 (en) * 1998-08-26 2001-08-07 Micron Technology, Inc. Methods for forming rhodium-containing layers such as platinum-rhodium barrier layers
JP2000077622A (ja) * 1998-08-31 2000-03-14 Texas Instr Inc <Ti> 半導体記憶装置及びその製造方法
US6303956B1 (en) * 1999-02-26 2001-10-16 Micron Technology, Inc. Conductive container structures having a dielectric cap
US6421223B2 (en) * 1999-03-01 2002-07-16 Micron Technology, Inc. Thin film structure that may be used with an adhesion layer
US6348709B1 (en) * 1999-03-15 2002-02-19 Micron Technology, Inc. Electrical contact for high dielectric constant capacitors and method for fabricating the same
US6168989B1 (en) * 1999-05-26 2001-01-02 Taiwan Semiconductor Manufacturing Company Process for making new and improved crown-shaped capacitors on dynamic random access memory cells
US6165895A (en) * 1999-06-28 2000-12-26 United Semiconductor Corp. Fabrication method of an interconnect
US6159818A (en) * 1999-09-02 2000-12-12 Micron Technology, Inc. Method of forming a container capacitor structure
JP2001144263A (ja) * 1999-11-11 2001-05-25 Tokyo Ohka Kogyo Co Ltd 誘電体素子および誘電体素子の製造方法
JP2001217403A (ja) * 2000-02-04 2001-08-10 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6503827B1 (en) * 2000-06-28 2003-01-07 International Business Machines Corporation Method of reducing planarization defects
KR100408742B1 (ko) * 2001-05-10 2003-12-11 삼성전자주식회사 집적회로소자의 캐패시터 및 그 제조방법
KR100389927B1 (ko) * 2001-06-07 2003-07-04 삼성전자주식회사 다층 배선 구조를 구비한 반도체 소자 및 그 제조 방법
JP2003023102A (ja) 2001-07-05 2003-01-24 Mitsubishi Electric Corp キャパシタの製造方法
KR100431656B1 (ko) * 2001-09-11 2004-05-17 삼성전자주식회사 반도체 장치의 제조 방법
KR100418573B1 (ko) * 2001-09-14 2004-02-11 주식회사 하이닉스반도체 반도체소자의 제조 방법
US6794245B2 (en) * 2002-07-18 2004-09-21 Micron Technology, Inc. Methods of fabricating double-sided hemispherical silicon grain electrodes and capacitor modules
KR100456699B1 (ko) * 2002-10-04 2004-11-10 삼성전자주식회사 하부 막질에 대한 하부 전극의 접촉 구조 및 그 형성 방법
US6638815B1 (en) * 2002-10-25 2003-10-28 International Business Machines Corporation Formation of self-aligned vertical connector
JP2004172474A (ja) 2002-11-21 2004-06-17 Renesas Technology Corp 半導体装置及びその製造方法
JP2004253730A (ja) * 2003-02-21 2004-09-09 Renesas Technology Corp 半導体集積回路装置およびその製造方法
US7399655B2 (en) * 2003-08-04 2008-07-15 Ovonyx, Inc. Damascene conductive line for contacting an underlying memory element
KR100534100B1 (ko) * 2003-12-15 2005-12-06 삼성전자주식회사 콘택 플러그의 상부 측벽을 노출시켜 전하저장전극을형성하는 반도체 소자의 제조 방법들
JP4032058B2 (ja) * 2004-07-06 2008-01-16 富士通株式会社 半導体装置および半導体装置の製造方法
JP4492947B2 (ja) * 2004-07-23 2010-06-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7745865B2 (en) * 2005-07-20 2010-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Devices and methods for preventing capacitor leakage
KR100684905B1 (ko) * 2005-08-11 2007-02-20 삼성전자주식회사 다마신 공정의 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10112503A (ja) * 1996-10-03 1998-04-28 Sony Corp 半導体装置の製造方法
JP2000323677A (ja) * 1999-05-12 2000-11-24 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
JP2001217201A (ja) * 2000-02-03 2001-08-10 Samsung Electronics Co Ltd 半導体集積回路の自己整列コンタクト構造体形成方法
JP2002124583A (ja) * 2000-09-15 2002-04-26 Samsung Electronics Co Ltd 層間絶縁膜の損傷を防止しうる半導体メモリ素子及びその製造方法
JP2002289814A (ja) * 2001-03-23 2002-10-04 Mitsubishi Electric Corp 半導体装置とその製造方法

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