KR100389927B1 - 다층 배선 구조를 구비한 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

일렉트로마이그레이션에 대한 저항성이 향상된 다층 배선 구조를 가지는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 다층 배선 구조를 구비한 반도체 소자에서, 콘택 스터드는 금속층간절연막을 관통하는 제1 부분과, 금속층간절연막보다 높은 위치에 형성된 제2 부분으로 이루어지며, 상기 제2 부분은 상기 반도체 기판의 주면에 대하여 수직 방향으로 연장되는 수직 측벽과 상기 반도체 기판의 주면과 평행하게 연장되는 상면을 가지며, 상기 수직 측벽 및 상면은 상부의 금속 배선층으로 완전히 덮여 있다. 본 발명에 따른 다층 배선 구조를 구비한 반도체 소자의 제조 방법에서는, 하드 마스크 패턴을 금속층간절연막 위에 형성한다. 금속층간절연막의 노출된 일부를 식각하여 금속층간절연막을 관통하는 비아홀을 형성한다. 비아홀을 채우는 제1 부분과, 상부홀을 채우며 상기 반도체 기판의 주면에 대하여 수직으로 연장되는 수직 측벽과 상면을 가지는 제2 부분으로 이루어지는 콘택 스터드를 형성한다. 상기 하드 마스크 패턴을 제거한다. 상기 콘택 스터드의 제2 부분의 수직 측벽 및 상면을 덮는 제2 금속 배선층을 형성한다.

Description

다층 배선 구조를 구비한 반도체 소자 및 그 제조 방법{Semiconductor device having multilevel interconnections and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 서브미크론(submicron) 디자인 룰에 따라 작은 피쳐 사이즈(feature size)를 가지는 고속 집적 회로의 다층 배선 구조에서 배선의 일렉트로마이그레이션 (electromigration)에 대한 저항성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 다층 배선 구조가 필요하게 되었다. 고집적 반도체 소자를 제조하는 데 있어서 다층 배선 구조를 채용하는 경우, 배선 상호간의 기생 용량을 최소화하기 위하여 각각의 배선층 사이에 두꺼운 층간절연막을 개재시킨다. 이와 같이 두꺼운 층간절연막을 사용하는 다층 배선 구조에서, 층간절연막의 상,하부에 있는 서브미크론 디자인 룰에 따른 피쳐 사이즈를 가지는 배선층들을 서로 전기적으로 연결시키기 위하여 형성되는 콘택(contacts) 또는 비아(vias)는 큰 아스팩트 비(aspect ratio)를 갖게 된다.
다층 배선 구조를 가지는 고집적 반도체 소자에서 제어 속도를 증가시키기 위한 하나의 방법으로서 도전 패턴의 저항을 감소시키는 방법이 있다. 종래 기술에 따른 반도체 소자 제조 방법에서는 다층 배선 구조에 필요한 비아를 형성하기 위하여 주로 알루미늄(Al)을 사용하였다. 알루미늄은 비교적 저렴하며, 저항률(resistivity)이 낮고, 에칭하기가 비교적 용이하다. 그러나, 비아를 형성하기 위한 홀 사이즈가 서브미크론급으로 스케일 다운(scale down)되고 알루미늄을사용하는 공정에서 스텝 커버리지 문제가 대두됨에 따라, 금속 배선층은 알루미늄을 사용하여 형성하고, 서로 다른 레벨에 있는 이들 금속 배선층들을 서로 연결시키기 위한 비아는 CVD(chemical vapor deposition) 방법으로 증착된 텅스텐(W)을 사용하여 형성하는 기술이 사용되고 있다. 그러나, 텅스텐을 사용하여 비아를 형성하는 공정에서는 몇가지 문제가 있다. 즉, 금속 배선층으로서 알루미늄을 사용하는 경우, 텅스텐 비아에 인접한 알루미늄 배선층에서 일렉트로마이그레이션 (electromigration) 현상이 발생한다. 일렉트로마이그레이션 현상은 전류의 흐름에 따라 알루미늄과 같은 도전체의 이온들이 이동하는 현상을 말한다. 이러한 현상에 의해 비아에 인접되어 있는 알루미늄 배선층중 전위가 낮은 쪽의 알루미늄 배선층에 보이드(void)가 발생 하고, 보이드의 크기가 증대되면 결국에는 배선이 단선된다. 또한, 비아의 한쪽 끝에서 보이드가 형성된 경우, 알루미늄 배선에 흐르는 전류가 증가하거나 소자의 동작 온도가 증가하면, 배선이 단선되어 소자가 실패할 확률이 증가하게 된다. 또한, 배선 폭이 줄어들수록 배선을 통하여 흐르는 전류 밀도가 증가하게 되어 일렉트로마이그레이션 현상은 더욱 심화되어 배선이 단선될 확률이 증가한다.
본 발명은 상기한 바와 같은 종래 기술에서의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 배선의 일렉트로마이그레이션에 대한 저항성을 향상시킬 수 있는 다층 배선 구조를 구비한 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 배선의 일렉트로마이그레이션에 대한 저항성을 향상시킬 수 있는 다층 배선 구조를 구비한 반도체 소자의 제조 방법을 제공하는 것이다.
도 1 내지 도 12는 본 발명의 제1 실시예에 따른 다층 배선 구조를 구비한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 13 내지 도 15는 본 발명의 제2 실시예에 따른 다층 배선 구조를 구비한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 22: TiN막, 24: 제1 금속 배선층, 26: Ti막, 28: 반사 방지막, 30: 금속층간절연막, 30a: 금속층간절연막 패턴, 32: 희생층, 32a: 희생층 패턴, 32s: 수직 측벽, 34: 상부홀, 36: 비아홀, 40: 포토레지스트 패턴, 42: Ti막, 42s: 수직 측벽, 44: TiN막, 45: 배리어막, 46: 금속막, 46a: 금속막 패턴, 46s: 수직 측벽, 47: 제1 부분, 48: 제2 부분, 49: 콘택 스터드, 52: 접착층, 52a: 접착층 패턴, 54: 제2 금속 배선층, 54a: 제2 금속 배선층 패턴, 56: Ti막, 56a: Ti막 패턴, 58: TiN막, 58a: TiN막 패턴, 59: 캡핑층, 59a: 캡핑층 패턴, 147: 제1 부분, 148: 제2 부분, 149: 콘택 스터드.
상기 목적을 달성하기 위하여, 본 발명에 따른 다층 배선 구조를 구비한 반도체 소자는 반도체 기판상에 제1 금속 배선층이 형성되어 있다. 상기 제1 금속 배선층 위에 제2 금속 배선층이 형성되어 있다. 상기 제1 금속 배선층과 제2 금속 배선층과의 사이에 금속층간절연막이 개재되어 있다. 콘택 스터드(contact stud)에 의하여 상기 제1 금속 배선층과 상기 제2 금속 배선층이 전기적으로 연결된다. 상기 콘택 스터드는 상기 금속층간절연막을 관통하는 제1 부분과, 상기 금속층간절연막보다 높은 위치에 형성된 제2 부분으로 이루어지며, 상기 제2 부분은 상기 반도체 기판의 주면에 대하여 수직 방향으로 연장되는 수직 측벽과 상기 반도체 기판의 주면과 평행하게 연장되는 상면을 가지며, 상기 수직 측벽 및 상면은 상기 제2 금속 배선층으로 완전히 덮여 있다.
상기 제1 금속 배선층은 알루미늄 또는 알루미늄 합금으로 이루어질 수 있다. 상기 제2 금속 배선층은 알루미늄 또는 알루미늄 합금으로 이루어질 수 있다. 상기 콘택 스터드는 텅스텐(W)으로 이루어질 수 있다.
본 발명에 따른 다층 배선 구조를 구비한 반도체 소자는 상기 콘택 스터드의 제2 부분과 상기 제2 금속 배선층과의 사이에 개재되어 있는 접착층을 더 포함할 수 있다. 상기 접착층은 TiN으로 이루어질 수 있다.
또한, 본 발명에 따른 다층 배선 구조를 구비한 반도체 소자는 상기 콘텍 스터드의 제1 부분과 상기 금속층간절연막과의 사이에 개재되어 있는 배리어막을 더 포함할 수 있다. 상기 배리어막은 Ti/TiN으로 이루어질 수 있다.
상기 금속층간절연막은 산화막으로 이루어질 수 있다. 또는, 상기 금속층간절연막은 실리콘 산화막/FSG(fluorinated silica glass)막/실리콘 산화막의 적층 구조로 이루어질 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 일 양태에 따른 다층 배선 구조를 구비한 반도체 소자의 제조 방법에서는 반도체 기판상에 제1 금속 배선층을 형성한다. 상기 제1 금속 배선층 위에 금속층간절연막을 형성한다. 상기 금속층간절연막의 일부를 노출시키는 상부홀을 한정하도록 상기 반도체 기판의 주면에 대하여 수직으로 연장되는 수직 측벽을 가지는 하드 마스크 패턴을 상기 금속층간절연막 위에 형성한다. 상기 금속층간절연막의 노출된 일부를 식각하여 상기 금속층간절연막을 관통하는 비아홀(via hole)을 형성한다. 상기 비아홀을 채우는 제1 부분과, 상기 상부홀을 채우며 상기 반도체 기판의 주면에 대하여 수직으로 연장되는 수직 측벽과 상면을 가지는 제2 부분으로 이루어지는 콘택 스터드를 형성한다. 상기 하드 마스크 패턴을 제거한다. 상기 콘택 스터드의 제2 부분의 수직 측벽 및 상면을 덮는 제2 금속 배선층을 형성한다.
상기 하드 마스크 패턴은 실리콘 질화막으로 이루어질 수 있다.
본 발명의 일 양태에 따른 다층 배선 구조를 구비한 반도체 소자의 제조 방법에서, 상기 콘택 스터드를 형성하는 단계는 상기 비아홀 및 상부홀을 완전히 채우도록 금속막을 형성하는 단계와, 상기 금속막중 상기 비아홀 및 상부홀의 내부에있는 금속막을 제외한 나머지 금속막을 제거하는 단계를 포함한다.
상기 나머지 금속막을 제거하기 위하여 에치백(etch back) 또는 CMP(chemical mechanical polishing) 방법을 이용할 수 있다.
상기 하드 마스크 패턴을 제거하는 단계는 상기 콘택 스터드의 제2 부분의 수직 측벽을 노출시키는 단계를 포함한다. 상기 하드 마스크 패턴을 제거하는 단계는 습식 식각 방법에 의하여 행해질 수 있다.
본 발명의 일 양태에 따른 다층 배선 구조를 구비한 반도체 소자의 제조 방법에서 상기 제2 금속 배선층을 형성하는 단계는 상기 콘택 스터드의 제2 부분의 수직 측벽 및 상면을 덮도록 금속막을 증착하는 단계와, 상기 금속막을 열처리하여 리플로우시키는 단계와, 상기 리플로우된 금속막을 패터닝하는 단계를 포함한다.
상기 콘택 스터드를 형성하는 단계에서, 상기 제2 부분의 수직 측벽은 상기 하드 마스크 패턴의 수직 측벽과 대면되도록 형성된다.
상기 콘택 스터드를 형성하는 단계에서는 상기 비아홀의 내벽과 상기 하드 마스크 패턴의 수직 측벽 및 상면을 덮는 배리어막을 형성한다. 상기 배리어막에 의하여 한정되는 상기 비아홀 및 상부홀을 완전히 채우도록 금속막을 형성한다. 상기 금속막중 상기 비아홀 및 상부홀을 채우는 부분을 제외한 나머지 부분을 제거하여 상기 하드 마스크 패턴의 상면을 덮는 배리어막을 노출시킨다. 상기 노출된 배리어막을 제거하여 상기 하드 마스크 패턴을 노출시킨다.
본 발명의 일 양태에 따른 다층 배선 구조를 구비한 반도체 소자의 제조 방법에서는 상기 하드 마스크 패턴을 제거하는 단계 후에, 상기 제2 부분의 수직 측벽에서 노출되는 배리어막을 제거하는 단계를 더 포함할 수 있다.
상기 제2 금속 배선층을 형성하는 단계 전에, 상기 콘택 스터드의 제2 부분의 수직 측벽과 상면을 덮는 접착층을 형성하는 단계를 더 포함할 수 있다. 이 때, 상기 제2 금속 배선층은 상기 접착층 위에 형성된다.
또한, 본 발명의 일 양태에 따른 다층 배선 구조를 구비한 반도체 소자의 제조 방법에서는 상기 제2 금속 배선층 내에서의 일렉트로마이그레이션 (electromigration)을 억제하기 위한 캡핑층을 상기 제2 금속 배선층 위에 형성하는 단계를 더 포함할 수 있다.
또한, 상기 금속층간절연막을 형성하기 전에, 상기 제1 금속 배선층 위에 반사 방지막을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 다른 목적을 달성하기 위하여, 본 발명의 다른 양태에 따른 다층 배선 구조를 구비한 반도체 소자의 제조 방법에서는 반도체 기판상에 제1 금속 배선층을 형성한다. 상기 제1 금속 배선층 위에 제1 절연막을 형성한다. 상기 제1 절연막 위에 상기 제1 절연막과 다른 물질로 이루어지고 상부홀을 한정하는 수직 측벽을 가지는 제2 절연막 패턴을 형성한다. 상기 제2 절연막 패턴을 식각 마스크로 이용하여 상기 제1 절연막을 식각하여 비아홀을 한정하는 제1 절연막 패턴을 형성한다. 상기 비아홀 및 상부홀 내에 형성되고, 상기 제2 절연막 패턴의 수직 측벽에 대면하는 수직 측벽을 가지는 콘택 스터드를 형성한다. 상기 제2 절연막 패턴을 제거하여 상기 콘택 스터드의 수직 측벽을 노출시킨다. 상기 콘택 스터드의 노출된 수직 측벽을 덮는 제2 금속 배선층을 형성한다.
또한, 상기 다른 목적을 달성하기 위하여, 본 발명의 또 다른 양태에 따른 다층 배선 구조를 구비한 반도체 소자의 제조 방법에서는 반도체 기판상에 제1 금속 배선층을 형성한다. 상기 제1 금속 배선층 위에 절연막을 형성한다. 상기 절연막 위에 상기 절연막의 일부를 노출시키는 상부홀을 한정하는 희생층 패턴을 형성한다. 상기 절연막을 관통하는 비아홀이 형성되도록 상기 절연막의 노출된 일부를 식각한다. 상기 비아홀을 완전히 채우는 제1 부분과 상기 상부홀을 완전히 채우는 제2 부분으로 이루어지는 콘택 스터드를 형성한다. 상기 제2 부분의 측벽을 노출시키도록 상기 희생층 패턴을 제거한다. 상기 제2 부분의 측벽 및 상면을 완전히 덮는 제2 금속 배선층을 형성한다.
본 발명에 의하면, 콘택 스터드에서 금속층간절연막의 높이보다 높은 위치에 형성되는 제2 부분은 반도체 기판의 주면에 대하여 수직 방향으로 연장되는 수직 측벽과 상기 반도체 기판의 주면과 평행하게 연장되는 상면을 가지며, 상기 수직 측벽 및 상면이 상부의 제2 금속 배선층으로 완전히 덮이는 구조를 갖는다. 따라서, 콘택 스터드와 제2 금속 배선층과의 사이에 접촉 면적이 증가하여 콘택 저항이 감소될 수 있으며, 콘택 스터드의 주위에서 일렉트로마이그레이션에 의한 보이드 발생 확률이 감소되고, 배선의 수명을 연장시킬 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1 내지 도 12는 본 발명의 제1 실시예에 따른 다층 배선 구조를 구비한 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)상에 TiN막(22)을 약 100 ∼ 300Å의 두께로 형성하고, 그 위에 알루미늄 또는 알루미늄 합금으로 이루어지는 제1 금속 배선층(24)을 약 5000 ∼ 7000Å의 두께로 형성한다. 그 후, 상기 제1 금속 배선층(24) 위에 Ti막(26)을 약 100 ∼ 200Å의 두께로 형성하고, 상기 Ti막(26) 위에 TiN으로 이루어지는 반사 방지막(28)을 약 500 ∼ 900Å의 두께로 형성한다.
이어서, 상기 반사 방지막(28) 위에 금속층간절연막(30)을 약 6000 ∼ 8000Å의 두께로 형성한다. 상기 금속층간절연막(30)은 산화막으로 이루어진다. 바람직하게는, 상기 금속층간절연막(30)은 실리콘 산화막/FSG막(fluorinated silica glass film)/실리콘 산화막으로 구성되는 적층 구조를 가진다. 상기 적층 구조의 금속층간절연막(30)을 구성하는 실리콘 산화막으로서 PE-TEOS막 (plasma-enhanced tetraethyl orthosilicate film)을 사용할 수 있다.
도 2를 참조하면, 상기 금속층간절연막(30) 위에 희생층(32)을 약 1000 ∼2000Å의 두께로 형성한다. 상기 희생층(32)은 후속 공정에서 습식 식각 방법에 의하여 제거될 막이다. 상기 희생층(32)의 두께는 후속 공정에서 형성되는 콘택 스터드중 상기 금속층간절연막(30) 위로 돌출시키고자 하는 부분의 두께에 따라서 조절될 수 있다. 이에 대한 보다 상세한 설명은 후술한다.
상기 희생층(32)을 습식 식각 방법에 의하여 제거할 때 주변 막질이 소모되는 것을 방지하기 위하여, 상기 희생층(32)은 상기 금속층간절연막(30) 및 후속 공정에서 형성될 텅스텐막에 대하여 충분한 식각 선택비를 가지는 물질로 형성된다. 바람직하게는, 상기 희생층(32)은 실리콘 질화막으로 이루어진다. 상기 희생층(32)은 400℃ 이하의 저온 증착 방법에 의하여 형성되는 것이 바람직하다. 따라서, 실리콘 질화막으로 상기 희생층(32)을 형성하는 경우에는 저온 증착이 가능한 플라즈마 증착 방법에 의하여 상기 실리콘 질화막을 형성하는 것이 바람직하다.
상기 희생층(32)을 패터닝하기 위하여, 상기 희생층(32)의 상면을 일부 노출시키는 포토레지스트 패턴(40)을 상기 희생층(32) 위에 형성한다.
도 3을 참조하면, 상기 포토레지스트 패턴(40)을 식각 마스크로 이용하여 상기 희생층(32)의 노출된 부분을 식각하여 상기 반도체 기판(10)의 주면(main surface)에 대하여 수직으로 연장되는 수직 측벽(32s)을 가지는 희생층 패턴(32a)을 형성한다. 그 결과, 상기 희생층 패턴(32a)의 수직 측벽(32s)에 의하여 한정되는 상부홀(34)이 형성되고, 상기 상부홀(34)을 통하여 상기 금속층간절연막(30)의 상면이 노출된다.
도 4를 참조하면, 상기 포토레지스트 패턴(40)을 식각 마스크로 이용하여 상기 금속층간절연막(30)을 상기 반사 방지막(28)이 노출될 때까지 식각하여 상기 금속층간절연막(30)을 관통하는 비아홀(via hole)(36)을 형성한다. 그 후, 상기 포토레지스트 패턴(40)을 제거한다. 그 결과, 상기 비아홀(36)을 한정하는 금속층간절연막 패턴(30a)이 형성되고, 상기 비아홀(36)을 통하여 상기 반사 방지막(28)이 노출된다. 상기 비아홀(36)의 아스펙트 비가 커짐에 따라 상기 비아홀(36)을 한정하는 상기 금속층간절연막 패턴(30a)의 측벽은 도 4에 도시된 바와 같이 경사면을 형성할 수 있다.
여기서, 상기 비아홀(36)을 형성하기 위하여 상기 포토레지스트 패턴(40)을 식각 마스크로 이용하는 것으로 설명하였으나, 상기 비아홀(36)을 형성하는 데 있어서, 상기 희생층 패턴(32a)을 하드 마스크로 이용하여 상기 금속층간절연막(30)을 식각하여 상기 비아홀(36)을 형성할 수도 있다. 이 경우, 상기 희생층 패턴(32a)이 형성된 후 상기 비아홀(36)이 형성되기 전에 상기 포토레지스트 패턴(40)을 제거할 수 있다.
도 5를 참조하면, 상기 비아홀(36)의 내벽과 상기 희생층 패턴(32a)의 수직 측벽(32s) 및 상면을 덮는 배리어막(45)을 형성한다. 예를 들면, 상기 배리어막(45)은 약 100Å 두께의 Ti막(42)과 약 700Å 두께의 TiN막(44)을 차례로 적층한 구조로 형성한다. 그 결과, 상기 배리어막(45)을 구성하는 Ti막(42)은 상기 희생층 패턴(32a)의 수직 측벽(32s)에 대면하고 상기 반도체 기판(10)의 주면에 대하여 수직으로 연장되는 수직 측벽(42s)을 가지게 된다.
도 6을 참조하면, 상기 배리어막(45)에 의하여 한정되는 상기 비아홀(36) 및상부홀(34)을 완전히 채우도록 금속막(46)을 형성한다. 상기 금속막(46)은 텅스텐(W)으로 이루어질 수 있다. 이 때, WF6가스를 텅스텐 소스로 사용하는 CVD (chemical vapor deposition) 방법에 의하여 텅스텐을 증착한다.
도 7을 참조하면, 상기 금속막(46)중 상기 비아홀(36) 및 상부홀(34)을 채우고 있는 부분을 제외한 나머지 부분을 에치백(etchback) 또는 CMP(chemical mechanical polishing) 방법을 이용하여 제거하여, 상기 비아홀(36) 및 상부홀(34)을 완전히 채우는 금속막 패턴(46a)을 한다. 이 때, 상기 희생층 패턴(32a)의 상면을 덮는 상기 배리어막(45)도 함께 제거된다.
여기서, 상기 금속막(46)의 나머지 부분을 에치백 방법에 의하여 제거하는 경우에는, 상기 금속막(46)의 나머지 부분과 함께 상기 희생층 패턴(32a)의 상면을 덮는 상기 배리어막(45)을 한꺼번에 제거할 수 있다. 또는, 상기 배리어막(45)을 식각 저지층으로 하여 상기 금속막(46)을 식각한 후, 상기 금속막(46)의 소모를 최소화할 수 있는 식각 가스를 사용하는 식각 공정에 의하여 상기 희생층 패턴(32a)의 상면을 덮는 배리어막(45)을 에치백하는 2단계 공정을 적용할 수도 있다. 상기 금속막의 나머지 부분을 CMP 방법에 의하여 제거하는 경우에는, 상기 희생층 패턴(32a)을 식각 저지층으로 하여 상기 배리어막(45)까지 제거하여 상기 희생층 패턴(32a)의 상면을 노출시킨다. 이와 같이, 상기 희생층 패턴(32a)의 상면을 덮는 상기 배리어막(45)까지 제거하면, 후속의 금속 배선층 형성을 위한 포토리소그래피 공정시 식각 마스크로 사용될 포토레지스트 패턴의 두께를 비교적 낮게 형성하여도원하는 식각 결과를 얻을 수 있다는 이점이 있다.
상기 금속막(46)의 나머지 부분과 상기 배리어막(45)의 노출된 부분을 제거한 결과, 상기 금속막 패턴(46a) 및 배리어막(45)으로 이루어지는 콘택 스터드(49)가 형성된다. 여기서, 상기 금속막 패턴(46a)은 상기 희생층 패턴(32a)의 수직 측벽(32s)과 대면하는 위치에서 상기 반도체 기판(10)의 주면에 대하여 수직으로 연장되는 수직 측벽(46s)을 가지게 된다.
상기 콘택 스터드(49)는 상기 비아홀(36)을 채우는 제1 부분(47)과, 상기 상부홀(34)을 채우는 제2 부분(48)으로 이루어진다. 상기 제2 부분(48)은 상기 배리어막(45)을 구성하는 Ti막(42)에 의하여 형성되는 수직 측벽(42s)을 가진다.
도 8을 참조하면, 상기 희생층 패턴(32a)을 습식 식각 방법으로 제거하여 상기 콘택 스터드(49)의 제2 부분(48)을 노출시킨다. 여기서, 상기 희생층 패턴(32a)이 실리콘 질화막으로 형성된 경우, 상기 희생층 패턴(32a)을 인산(H3PO4)을 사용하여 습식 식각하면 상기 금속층간절연막 패턴(30a) 또는 상기 금속막 패턴(46a)을 소모시키지 않고, 우수한 식각 선택비를 가지고 상기 희생층 패턴(32a)을 제거할 수 있다. 그 결과, 상기 제2 부분(48)이 그 주위에 있는 상기 금속층간절연막 패턴(30a)의 높이보다 높은 위치에 존재하는 상태에서 상기 금속층간절연막 패턴(30a)의 상면(30t), 상기 제2 부분(48)의 수직 측벽(42s) 및 상면이 완전히 노출된다. 이미 도 2를 참조하여 설명한 바와 같이, 주위에 있는 상기 금속층간절연막 패턴(30a)보다 높은 위치에 존재하는 상기 제2 부분(48)의 두께는 상기희생층(32)의 두께를 조절함으로써 조절 가능하다.
도 9를 참조하면, 상기 콘택 스터드(49)의 제2 부분(48)이 노출된 결과물상에서 상기 제2 부분(48)의 수직 측벽(42s)과 상면을 덮도록 전면적으로 접착층(52)을 형성한다. 상기 접착층(52)은 예를 들면 약 100 ∼ 400Å의 두께를 가지는 TiN막으로 구성할 수 있다.
도 10을 참조하면, 상기 접착층(52) 위에 평탄화된 상면을 가지는 제2 금속 배선층(54)을 형성한다. 상기 제2 금속 배선층(54)은 알루미늄 또는 알루미늄 합금으로 형성한다. 상기 제2 금속 배선층(54)을 형성하기 위하여, 먼저 스퍼터링 공정으로 알루미늄 또는 알루미늄 합금으로 이루어지는 금속막을 형성한다. 이 때, 상기 알루미늄막 또는 알루미늄 합금막은 200℃ 이하의 저온에서 형성되는 것이 바람직하다. 상기 알루미늄막 또는 알루미늄 합금막을 200℃ 이하의 저온에서 형성하면, 매끄러운 표면 모폴로지가 얻어질 뿐 만 아니라 치밀한 막질이 얻어질 수 있다. 그 후, 상기 알루미늄막 또는 알루미늄 합금막의 상면을 평탄화하기 위하여 상기 알루미늄막 또는 알루미늄 합금막을 약 350 ∼ 500℃의 온도로 열처리하여 리플로우(reflow)시킨다. 그 결과, 평탄화된 상면을 가지는 상기 제2 금속 배선층(54)이 얻어진다. 상기 제2 금속 배선층(54)은 상기 콘택 스터드(49)의 제2 부분(48)을 완전히 감싸도록 형성되므로, 상기 접착층(52)이 사이에 개재된 상태에서 상기 제2 부분(48)의 수직 측벽(42s) 및 상면이 상기 제2 금속 배선층(54)으로 완전히 덮이게 된다.
도 11을 참조하면, 평탄화된 상면을 가지는 상기 제2 금속 배선층(54) 위에캡핑층(59)을 형성한다. 상기 캡핑층(59)은 상기 제2 금속 배선층(54) 내에서의 일렉트로마이그레이션 (electromigration) 현상을 억제하여 보이드 형성을 방지하기 위하여 형성하는 것으로, 예를 들면 약 100 ∼ 200Å 두께의 Ti막(56)과 약 300 ∼ 400Å 두께의 TiN막(58)을 차례로 형성하여 상기 캡핑층(59)을 구성할 수 있다.
도 12를 참조하면, 포토리소그래피 공정을 이용하여 상기 캡핑층(59), 제2 금속 배선층(54) 및 접착층(52)을 패터닝하여 접착층 패턴(52a), 제2 금속 배선층 패턴(54a) 및 캡핑층 패턴(59a)을 형성한다. 상기 캡핑층 패턴(59a)은 Ti막 패턴(56a) 및 TiN막 패턴(58a)으로 이루어진다.
여기서, 도 7을 참조하여 설명한 바와 같이, 상기 금속막(46)중 비아홀(36) 및 상부홀(34)을 채우는 부분을 제외한 나머지 부분을 제거할 때 상기 희생층 패턴(32a)의 상면을 덮는 배리어막(45)도 함께 제거되었으므로, 도 11의 결과물에서와 같이 상기 금속층간절연막 패턴(30a)의 상부에는 상기 배리어막(45)이 남아있지 않게 된다. 따라서, 상기 캡핑층(59), 제2 금속 배선층(54) 및 접착층(52)을 패터닝하기 위하여 포토리소그래피 공정에 따른 식각 공정을 거칠 때, 상기 배리어막(45)의 두께 만큼의 부담을 덜 수 있으므로 식각 마스크로 사용되는 포토레지스트 패턴(도시 생략)의 두께를 낮출 수 있다. 따라서, 금속 배선 형성을 위한 포토리소그래피 공정에서 공정 마진을 확보할 수 있다.
도 12에 도시된 바와 같이, 상기 콘택 스터드(49)는 상기 금속층간절연막 패턴(30a)을 관통하는 제1 부분(47)과, 상기 금속층간절연막 패턴(30a)보다 높은 위치에 있는 제2 부분(48)으로 이루어진다. 상기 제2 부분(48)의 측벽은 상기 반도체기판(10)의 주면에 대하여 수직 방향으로 연장되는 상기 Ti막(42)의 수직 측벽(42s)에 의하여 형성되며, 상기 제2 부분(48)의 상면은 상기 반도체 기판(10)의 주면과 평행하게 연장된다. 상기 콘택 스터드(49)의 제2 부분(48)은 상기 제2 금속 배선층 패턴(54a)에 의하여 완전히 덮이게 된다. 따라서, 상기 제 2 부분(48)의 측벽 및 상면이 완전히 상기 제2 금속 배선층 패턴(54a)으로 덮이는 구조를 가지게 되므로 상기 콘택 스터드(49)와 상기 제2 금속 배선층 패턴(54a)과의 사이에 접촉 면적이 증가하여 콘택 저항이 감소될 수 있다. 또한, 상기 제2 금속 배선층 패턴(54a)이 상기 콘택 스터드(49)의 제2 부분(48)을 감싸는 형상의 구조를 가지고 있으므로, 일정한 전류가 상기 제1 금속 배선층(24), 콘택 스터드(49) 및 제2 금속 배선층 패턴(54a)을 통하여 흐를 때 상기 콘택 스터드(49)의 상부에서의 전류 밀도가 하부에 비하여 낮아지고, 상기 콘택 스터드(49)의 주위에서 일렉트로마이그레이션에 의한 보이드 발생 확률이 감소된다. 또한, 일렉트로마이그레이션에 의해 상기 콘택 스터드(49) 주위에 보이드가 형성되더라도 상기 콘택 스터드(49)와 상기 제2 금속 배선층 패턴(54a)과의 사이에 접촉 면적이 증가되어, 보이드 발생에 따른 저항 증가량이 상대적으로 작다. 따라서, 상기 콘택 스터드(49) 주위에 보이드가 형성되어도 완전한 단선을 초래하지는 않는다.
또한, 통상의 경우에, 금속층간절연막의 상면과 콘택 스터드의 측벽과의 사이에 예각이 형성되면 상기 금속층간절연막상에 상부 금속 배선층을 형성할 때 상기 금속층간절연막상에서 상기 콘택 스터드 주위에 보이드가 형성될 수 있다. 그러나, 본 실시예에서 상기 제2 부분(48)의 측벽은 상기 반도체 기판(10)의 주면에 대하여 수직으로 연장되는 상기 수직 측벽(42s)에 의하여 형성되므로, 상기 제2 금속 배선층(54)을 형성할 때 상기 금속층간절연막 패턴(30a)상에서 상기 제2 부분(48) 주위에 보이드(void)가 형성될 염려가 없다.
도 13 내지 도 15는 본 발명의 제2 실시예에 따른 다층 배선 구조를 구비한 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 발명의 제2 실시예를 설명하기 위한 도 13 내지 도 15에서, 도 1 내지 도 12에서 설명한 구성 요소와 대응되는 구성 요소에는 동일한 참조 부호를 사용하고 그 상세한 설명은 생략한다.
본 발명의 제2 실시예에서는 도 1 내지 도 8을 참조하여 설명한 바와 같은 방법으로 콘택 스터드(149)를 형성한다. 단, 도 8에서와 같이 상기 희생층 패턴(32a)을 제거하고 난 후, 도 13에 도시한 바와 같이 상기 금속막 패턴(46a)의 수직 측벽(46s)상에서 노출된 상기 배리어막(45)을 제거함으로써, 상기 콘택 스터드(149)의 제2 부분(148)의 측벽은 상기 금속막 패턴(46a)의 수직 측벽(46s)에 의하여 구성된다. 즉, 상기 콘택 스터드(149)는 금속층간절연막 패턴(30a)을 관통하는 제1 부분(147)과, 상기 금속층간절연막 패턴(30a)의 높이보다 높은 위치에 형성된 제2 부분(148)으로 이루어지며, 상기 제2 부분(148)은 상기 금속막 패턴(46a)에 의하여 형성되는 수직 측벽(46s)을 갖는다.
도 14를 참조하면, 도 9 내지 도 11을 참조하여 설명한 바와 같은 방법으로 상기 콘택 스터드(149)가 형성된 결과물상에 접착층(52), 제2 금속 배선층(54) 및 캡핑층(59)을 형성한다.
도 15를 참조하면, 도 12를 참조하여 설명한 바와 같은 방법으로 상기 캡핑층(59), 제2 금속 배선층(54) 및 접착층(52)을 패터닝하여 접착층 패턴(52a), 제2 금속 배선층 패턴(54a) 및 캡핑층 패턴(59a)을 형성한다.
도 15에 도시된 바와 같이, 상기 콘택 스터드(149)는 상기 금속층간절연막 패턴(30a)을 관통하는 제1 부분(147)과, 상기 금속층간절연막 패턴(30a)보다 높은 위치에 있는 제2 부분(148)으로 이루어진다. 상기 제2 부분(148)의 측벽은 상기 반도체 기판(10)의 주면에 대하여 수직 방향으로 연장되는 상기 금속막 패턴(46a)의 수직 측벽(46s)에 의하여 형성되며, 상기 제2 부분(148)의 상면은 상기 반도체 기판(10)의 주면과 평행하게 연장된다. 상기 콘택 스터드(149)의 제2 부분(148)은 상기 제2 금속 배선층 패턴(54a)에 의하여 완전히 덮이게 된다. 따라서, 상기 제 2 부분(148)의 측벽 및 상면이 완전히 상기 제2 금속 배선층 패턴(54a)으로 덮이는 구조를 가지게 되므로 상기 콘택 스터드(149)와 상기 제2 금속 배선층 패턴(54a)과의 사이에 접촉 면적이 증가하여 콘택 저항이 감소될 수 있다. 또한, 일정한 전류가 상기 제1 금속 배선층(24), 콘택 스터드(149) 및 제2 금속 배선층 패턴(54a)을 통하여 흐를 때 상기 콘택 스터드(149)의 상부에서의 전류 밀도가 하부에 비하여 낮아지고, 상기 콘택 스터드(149)의 주위에서 일렉트로마이그레이션에 의한 보이드 발생 확률이 감소된다. 또한, 일렉트로마이그레이션에 의해 상기 콘택 스터드(149) 주위에 보이드가 형성되더라도 상기 콘택 스터드(149)와 상기 제2 금속 배선층 패턴(54a)과의 사이에 접촉 면적이 증가되어, 보이드 발생에 따른 저항 증가량이 상대적으로 작다. 따라서, 상기 콘택 스터드(149) 주위에 보이드가 형성되어도 완전한 단선을 초래하지는 않는다.
상기한 바와 같이, 본 발명에 따른 다층 배선 구조를 구비한 반도체 소자에서 서로 다른 레벨에 있는 제1 및 제2 금속 배선층을 전기적으로 연결시키기 위한 콘택 스터드는 금속층간절연막을 관통하는 제1 부분과, 상기 금속층간절연막의 높이보다 높은 위치에 형성되는 제2 부분으로 이루어진다. 또한, 상기 제2 부분은 반도체 기판의 주면에 대하여 수직 방향으로 연장되는 수직 측벽과 상기 반도체 기판의 주면과 평행하게 연장되는 상면을 가지며, 상기 수직 측벽 및 상면은 상부에 위치하는 제2 금속 배선층으로 완전히 덮이는 구조를 갖는다. 따라서, 콘택 스터드와 제2 금속 배선층과의 사이에 접촉 면적이 증가하여 콘택 저항이 감소될 수 있다. 일정한 전류가 다층의 금속 배선 구조를 통하여 흐를 때 콘택 스터드의 상부에서의 전류 밀도가 하부에 비하여 낮아지고, 콘택 스터드의 주위에서 일렉트로마이그레이션에 의한 보이드 발생 확률이 감소된다. 또한, 일렉트로마이그레이션에 의해 콘택 스터드 주위에 보이드가 형성되더라도 콘택 스터드와 제2 금속 배선층과의 사이에 접촉 면적이 증가되어, 보이드 발생에 따른 저항 증가량이 상대적으로 작다. 따라서, 콘택 스터드 주위에 보이드가 형성되어도 완전한 단선을 초래하지는 않으며, 배선의 수명을 연장시킬 수 있다.
또한, 본 발명에 따른 다층 배선 구조를 구비한 반도체 소자의 제조 방법에서는 상기 설명한 바와 같은 구조를 가지는 콘택 스터드를 형성하기 위하여, 금속층간절연막 위에 하드 마스크로 사용될 수 있는 희생층 패턴을 소정 두께로 형성하고, 상기 금속층간절연막을 관통하는 비아홀을 형성한다. 그 후, 상기 비아홀 및 그 위에 형성된 상부홀에 금속 물질을 매립하여, 상기 비아홀을 완전히 채우는 제1 부분과, 상기 상부홀을 완전히 채우고 수직 측벽을 가지는 제2 부분으로 이루어지는 콘택 스터드를 형성하고, 상기 희생층 패턴을 제거한다. 여기서, 상기 희생층 패턴의 두께를 조절함으로써 금속층간절연막보다 높은 위치에 존재하는 제2 부분(48)의 두께를 조절하는 것이 가능하므로, 상기 희생층 패턴에 의하여 콘택 스터드와 제2 금속 배선층과의 접촉 면적을 조절할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (53)

  1. 반도체 기판상에 형성된 제1 금속 배선층과,
    상기 제1 금속 배선층 위에 형성된 제2 금속 배선층과,
    상기 제1 금속 배선층과 제2 금속 배선층과의 사이에 개재되어 있는 금속층간절연막과,
    상기 제1 금속 배선층과 상기 제2 금속 배선층을 전기적으로 연결시키기 위한 콘택 스터드(contact stud)를 포함하고,
    상기 콘택 스터드는 상기 금속층간절연막을 관통하는 제1 부분과, 상기 금속층간절연막보다 높은 위치에 형성된 제2 부분으로 이루어지며, 상기 제2 부분은 상기 반도체 기판의 주면에 대하여 수직 방향으로 연장되는 수직 측벽과 상기 반도체 기판의 주면과 평행하게 연장되는 상면을 가지며, 상기 수직 측벽 및 상면은 상기 제2 금속 배선층으로 완전히 덮여 있는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자.
  2. 제1항에 있어서, 상기 제1 금속 배선층은 알루미늄 또는 알루미늄 합금으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자.
  3. 제1항에 있어서, 상기 제2 금속 배선층은 알루미늄 또는 알루미늄 합금으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자.
  4. 제1항에 있어서, 상기 콘택 스터드는 텅스텐(W)으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자.
  5. 제1항에 있어서, 상기 콘택 스터드의 제2 부분과 상기 제2 금속 배선층과의 사이에 개재되어 있는 접착층을 더 포함하는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자.
  6. 제5항에 있어서, 상기 접착층은 TiN으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자.
  7. 제1항에 있어서, 상기 콘텍 스터드의 제1 부분과 상기 금속층간절연막과의 사이에 개재되어 있는 배리어막을 더 포함하는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자.
  8. 제7항에 있어서, 상기 배리어막은 Ti/TiN으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자.
  9. 제1항에 있어서, 상기 금속층간절연막은 산화막으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자.
  10. 제1항에 있어서, 상기 금속층간절연막은 실리콘 산화막/FSG(fluorinated silica glass)막/실리콘 산화막의 적층 구조로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자.
  11. 반도체 기판상에 제1 금속 배선층을 형성하는 단계와,
    상기 제1 금속 배선층 위에 금속층간절연막을 형성하는 단계와,
    상기 금속층간절연막의 일부를 노출시키는 상부홀을 한정하도록 상기 반도체 기판의 주면에 대하여 수직으로 연장되는 수직 측벽을 가지는 하드 마스크 패턴을 상기 금속층간절연막 위에 형성하는 단계와,
    상기 금속층간절연막의 노출된 일부를 식각하여 상기 금속층간절연막을 관통하는 비아홀(via hole)을 형성하는 단계와,
    상기 비아홀을 채우는 제1 부분과, 상기 상부홀을 채우며 상기 반도체 기판의 주면에 대하여 수직으로 연장되는 수직 측벽과 상면을 가지는 제2 부분으로 이루어지는 콘택 스터드를 형성하는 단계와,
    상기 하드 마스크 패턴을 제거하는 단계와,
    상기 콘택 스터드의 제2 부분의 수직 측벽 및 상면을 덮는 제2 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  12. 제11항에 있어서, 상기 제1 금속 배선층은 알루미늄 또는 알루미늄 합금으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  13. 제11항에 있어서, 상기 금속층간절연막은 산화막으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  14. 제11항에 있어서, 상기 금속층간절연막은 실리콘 산화막/FSG(fluorinated silica glass)막/실리콘 산화막의 적층 구조로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  15. 제11항에 있어서, 상기 하드 마스크 패턴은 실리콘 질화막으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  16. 제11항에 있어서, 상기 콘택 스터드를 형성하는 단계는
    상기 비아홀 및 상부홀을 완전히 채우도록 금속막을 형성하는 단계와,
    상기 금속막중 상기 비아홀 및 상부홀의 내부에 있는 금속막을 제외한 나머지 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  17. 제16항에 있어서, 상기 금속막은 텅스텐(W)으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  18. 제16항에 있어서, 상기 나머지 금속막을 제거하는 단계는 에치백(etch back) 또는 CMP(chemical mechanical polishing) 방법에 의하여 행하는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  19. 제11항에 있어서, 상기 하드 마스크 패턴을 제거하는 단계는
    상기 콘택 스터드의 제2 부분의 수직 측벽을 노출시키는 단계를 포함하는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  20. 제11항에 있어서, 상기 하드 마스크 패턴을 제거하는 단계는 습식 식각 방법에 의하여 행해지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  21. 제15항에 있어서, 상기 하드 마스크 패턴을 제거하는 단계는 인산(H3PO4)을 사용하는 습식 식각 방법에 의하여 행해지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  22. 제11항에 있어서, 상기 제2 금속 배선층은 알루미늄 또는 알루미늄 합금으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  23. 제11항에 있어서, 상기 제2 금속 배선층을 형성하는 단계는
    상기 콘택 스터드의 제2 부분의 수직 측벽 및 상면을 덮도록 금속막을 증착하는 단계와,
    상기 금속막을 열처리하여 리플로우시키는 단계와,
    상기 리플로우된 금속막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  24. 제23항에 있어서, 상기 금속막은 알루미늄 또는 알루미늄 합금으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  25. 제11항에 있어서, 상기 콘택 스터드를 형성하는 단계에서, 상기 제2 부분의 수직 측벽은 상기 하드 마스크 패턴의 수직 측벽과 대면되도록 형성되는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  26. 제11항에 있어서, 상기 콘택 스터드를 형성하는 단계는
    상기 비아홀의 내벽과 상기 하드 마스크 패턴의 수직 측벽 및 상면을 덮는 배리어막을 형성하는 단계와,
    상기 배리어막에 의하여 한정되는 상기 비아홀 및 상부홀을 완전히 채우도록 금속막을 형성하는 단계와,
    상기 금속막중 상기 비아홀 및 상부홀을 채우는 부분을 제외한 나머지 부분을 제거하여 상기 하드 마스크 패턴의 상면을 덮는 배리어막을 노출시키는 단계와,
    상기 노출된 배리어막을 제거하여 상기 하드 마스크 패턴을 노출시키는 단계를 포함하는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  27. 제26항에 있어서, 상기 배리어막은 Ti/TiN으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  28. 제26항에 있어서, 상기 나머지 금속막을 제거하는 단계 및 상기 노출된 배리어막을 제거하는 단계는 각각 에치백 방법에 의하여 행하는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  29. 제26항에 있어서, 상기 나머지 금속막을 제거하는 단계 및 상기 노출된 배리어막을 제거하는 단계는 각각 CMP 방법에 의하여 행하는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  30. 제26항에 있어서, 상기 콘택 스터드의 제2 부분의 수직 측벽은 상기 배리어막에 의하여 형성되는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  31. 제26항에 있어서, 상기 하드 마스크 패턴을 제거하는 단계 후에,
    상기 제2 부분의 수직 측벽에서 노출되는 배리어막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  32. 제31항에 있어서, 상기 콘택 스터드의 제2 부분의 수직 측벽은 상기 상부홀을 채우는 금속막에 의하여 형성되는 것을 특징으로 하는 다층 배선 구조를 구비한반도체 소자의 제조 방법.
  33. 제11항에 있어서, 상기 제2 금속 배선층을 형성하는 단계 전에,
    상기 콘택 스터드의 제2 부분의 수직 측벽과 상면을 덮는 접착층을 형성하는 단계를 더 포함하고,
    상기 제2 금속 배선층은 상기 접착층 위에 형성되는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  34. 제33항에 있어서, 상기 접착층은 TiN으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  35. 제11항에 있어서,
    상기 제2 금속 배선층 내에서의 일렉트로마이그레이션 (electromigration)을 억제하기 위한 캡핑층을 상기 제2 금속 배선층 위에 형성하는 단계를 더 포함하는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  36. 제34항에 있어서, 상기 캡핑층은 Ti/TiN으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  37. 제11항에 있어서, 상기 금속층간절연막을 형성하기 전에,
    상기 제1 금속 배선층 위에 반사 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  38. 제37항에 있어서, 상기 반사 방지막은 TiN으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  39. 제37항에 있어서, 상기 비아홀을 형성하는 단계에서는 상기 반사 방지막이 노출될 때까지 상기 금속층간절연막의 노출된 일부를 식각하는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  40. 제11항에 있어서, 상기 금속층간절연막을 형성하기 전에,
    상기 제1 금속 배선층 위에 Ti막을 형성하는 단계와,
    상기 Ti막 위에 반사 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  41. 반도체 기판상에 제1 금속 배선층을 형성하는 단계와,
    상기 제1 금속 배선층 위에 제1 절연막을 형성하는 단계와,
    상기 제1 절연막 위에 상기 제1 절연막과 다른 물질로 이루어지고 상부홀을 한정하는 수직 측벽을 가지는 제2 절연막 패턴을 형성하는 단계와,
    상기 제2 절연막 패턴을 식각 마스크로 이용하여 상기 제1 절연막을 식각하여 비아홀을 한정하는 제1 절연막 패턴을 형성하는 단계와,
    상기 비아홀 및 상부홀 내에 형성되고, 상기 제2 절연막 패턴의 수직 측벽에 대면하는 수직 측벽을 가지는 콘택 스터드를 형성하는 단계와,
    상기 제2 절연막 패턴을 제거하여 상기 콘택 스터드의 수직 측벽을 노출시키는 단계와,
    상기 콘택 스터드의 노출된 수직 측벽을 덮는 제2 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  42. 제41항에 있어서, 상기 제1 금속 배선층은 알루미늄 또는 알루미늄 합금으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  43. 제41항에 있어서, 상기 제1 절연막은 실리콘 산화막으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  44. 제41항에 있어서, 상기 제2 절연막 패턴은 실리콘 질화막으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  45. 제41항에 있어서, 상기 콘택 스터드는 텅스텐(W)으로 이루어지는 금속막 패턴을 포함하는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  46. 제41항에 있어서, 상기 제2 금속 배선층은 알루미늄 또는 알루미늄 합금으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  47. 반도체 기판상에 제1 금속 배선층을 형성하는 단계와,
    상기 제1 금속 배선층 위에 절연막을 형성하는 단계와,
    상기 절연막 위에 상기 절연막의 일부를 노출시키는 상부홀을 한정하는 희생층 패턴을 형성하는 단계와,
    상기 절연막을 관통하는 비아홀이 형성되도록 상기 절연막의 노출된 일부를 식각하는 단계와,
    상기 비아홀을 완전히 채우는 제1 부분과 상기 상부홀을 완전히 채우는 제2 부분으로 이루어지는 콘택 스터드를 형성하는 단계와,
    상기 제2 부분의 측벽을 노출시키도록 상기 희생층 패턴을 제거하는 단계와,
    상기 제2 부분의 측벽 및 상면을 완전히 덮는 제2 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  48. 제47항에 있어서, 상기 제1 금속 배선층은 알루미늄 또는 알루미늄 합금으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  49. 제47항에 있어서, 상기 희생층 패턴을 형성하는 단계는
    상기 절연막 위에 희생층을 형성하는 단계와,
    상기 희생층 위에 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 희생층을 식각하여 상기 희생층 패턴을 형성하는 단계를 포함하고,
    상기 절연막의 노출된 일부를 식각하는 단계는 상기 포토레지스트 패턴을 식각 마스크로 이용하여 행해지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  50. 제49항에 있어서, 상기 희생층은 실리콘 질화막으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  51. 제47항에 있어서, 상기 희생층 패턴을 제거하는 단계는 습식 식각 방법에 의해 행해지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  52. 제47항에 있어서, 상기 제2 금속 배선층을 형성하는 단계는
    상기 제1 부분의 측벽 및 상면을 완전히 덮는 금속막을 형성하는 단계와,
    열처리에 의하여 상기 금속막을 리플로우시켜서 평탄화된 상면을 가지는 상기 제2 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
  53. 제52항에 있어서, 상기 금속막은 알루미늄 또는 알루미늄 합금으로 이루어지는 것을 특징으로 하는 다층 배선 구조를 구비한 반도체 소자의 제조 방법.
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