JP2814972B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2814972B2
JP2814972B2 JP7329303A JP32930395A JP2814972B2 JP 2814972 B2 JP2814972 B2 JP 2814972B2 JP 7329303 A JP7329303 A JP 7329303A JP 32930395 A JP32930395 A JP 32930395A JP 2814972 B2 JP2814972 B2 JP 2814972B2
Authority
JP
Japan
Prior art keywords
insulating film
wiring layer
wiring
forming
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP7329303A
Other languages
English (en)
Other versions
JPH09172071A (ja
Inventor
義明 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP7329303A priority Critical patent/JP2814972B2/ja
Priority to US08/769,162 priority patent/US5910020A/en
Publication of JPH09172071A publication Critical patent/JPH09172071A/ja
Application granted granted Critical
Publication of JP2814972B2 publication Critical patent/JP2814972B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に素子と配線あるいは配線間を高融点金属
の柱で接続する半導体装置の製造方法に関する。
【0002】
【従来の技術】従来、半導体装置においては、半導体素
子と配線を接続するコンタクトホールや、上下の配線間
を相互接続するヴィアホールは、素子と配線、あるいは
配線間の位置合わせ時のずれを考慮してコンタクトホー
ルやヴィアホールよりも配線の幅を大きく設計してお
り、位置ずれが生じた場合でも配線からホールがはみ出
ることがなく、その電気接続が確保されるように十分マ
ージンを持って設計されていた。しかしながら、半導体
装置の高集積化が進むにつれ、コンタクトホールやヴィ
アホールの微細化とともに、ホールと配線のマージンも
小さくなり、近年においては、ほとんどマージン0とな
ってきた。
【0003】また、コンタクトホールやヴィアホールの
微細化は進むが、その深さはほとんど変化しないため、
ホールの深さを直径で割ったアスペクト比が増大し、従
来から使われてきたスパッタ法で形成したアルミニウム
では被覆性が悪く、接続抵抗が高くなったり、断線した
りする問題が発生してきている。このため、被覆性に優
れた化学気相成長法で形成したタングステンでホールを
埋込む方法が一般的になってきた。
【0004】しかしながら、ホールと配線の位置合わせ
マージンが無く、ホールをタングステンの柱で埋込んだ
場合、上層配線形成時に位置合わせがずれるとタングス
テンと配線との接続面積が小さくなるため、接続抵抗が
増大し、さらにエレクトロマイグレーションにより、接
続抵抗が増大しやすいという問題がある。これらは、た
とえば平成6年秋季応用物理学会講演会予稿集の19a
−ZD−4のマージンレスヴィアホールのEM劣化〜W
(タングステン)−ヴィアホールにおけるEM劣化のコ
ンタクト面積依存性〜等に記載されている。
【0005】そこで、ホールを埋込んだタングステンの
柱と上層配線の接続抵抗を小さくするために、タングス
テンの柱をホールから突き出た構造とすることによりタ
ングステンの柱の側面とも接続させて抵抗を低下させる
ことが提案されている(たとえば、特願平5−3113
94号公報参照)。このようなホールからタングステン
の柱を突き出させた構造においては、ホールから突き出
たタングステンの柱の高さを制御良く形成する必要があ
る。その方法の一つとして、層間膜をエッチング速度の
異なる2層の絶縁膜で形成して、ホールを開孔後、この
ホールを導電体で埋込んだ後、上層の絶縁膜のエッチン
グ速度が下層の絶縁膜のエッチング速度よりも速い条件
で上層の絶縁膜をエッチングして除去する方法が提案さ
れている(たとえば、特願平5−318939号公報参
照)。
【0006】このようなコンタクトホールを形成する一
例を図7を用いて説明する。先ず、図7(a)のよう
に、素子が形成されたシリコン基板31上にシリコン酸
化膜32、シリコン窒化膜33を順次化学的気相成長法
により形成する。このシリコン酸化膜32の膜厚はシリ
コン基板31と配線層との絶縁に必要な膜厚とし、シリ
コン窒化膜33の膜厚はコンタクトホールから導電体の
柱の突き出る高さと同じとする。次に、通常のリソグラ
フィ技術及び反応性イオンエッチング法により、シリコ
ン窒化膜33、シリコン酸化膜32にシリコン基板31
に達するコンタクトホールを形成する。その後、チタニ
ウム34と窒化チタニウム35を順次スパッタ法により
形成した後、減圧化学気相成長法によりタングステン3
6をコンタクトホールの半径以上の膜厚に成長させてコ
ンタクトホールをタングステンで埋込む。
【0007】次に、図7(b)のように、タングステン
36の全面を窒化チタニウム35が露出するまで反応性
イオンエッチング法でエッチングした後、さらに窒化チ
タニウム35、チタニウム34を反応性イオンエッチン
グ法によりシリコン窒化膜33が露出するまで全面エッ
チングし、コンタクトホールをタングステン36の柱で
埋込む。
【0008】次に、図7(c)のように、シリコン窒化
膜33をプラズマエッチング法で除去することによりコ
ンタクトホールよりタングステン36の柱が突き出た形
状とする。これによりコンタクトホールよりつき出たタ
ングステン36の柱の高さはすべてシリコン窒化膜35
の厚さと同じに統一される。
【0009】しかる上で、図7(d)のように、アルミ
ニウム合金37をスパッタ法により形成した後、通常の
リソグラフィ技術及びドライエッチング技術により、ア
ルミニウム合金37を所望の形状にパターニングしてア
ルミニウム配線を形成する。したがって、このように形
成されるコンタクトホールの構造では、アルミニウム配
線に位置ずれが生じた場合でも、タングステン36の柱
の上面と突き出された側面でアルミニウム合金が接続さ
れるため、その電気抵抗が高くなることが防止できる。
【0010】
【発明が解決しようとする課題】しかしながら、コンタ
クトホールとアルミニウム配線との位置合わせマージン
が少ないときには、位置合わせずれによりタングステン
36が露出してしまう箇所が発生する。このため、次の
ような問題が生じている。第1の問題点は、タングステ
ンが露出すると、タングステンの露出した近傍のアルミ
ニウム合金に部分的に欠陥が発生し、信頼性が低下する
ことである。その理由は、アルミニウムとタングステン
のイオン化傾向が違うため、アルミニウム合金エッチン
グ後の水洗時に局部電池効果によりアルミニウムが溶出
してしまうためである。
【0011】第2の問題点は、アルミニウム配線の上に
形成する層間絶縁膜の平坦化が困難となり、さらに層間
絶縁膜に開孔したヴィアホールでの接続が困難となるこ
とである。その理由は,コンタクトホールからはみ出た
高さだけ、コンタクトホール部分は配線層が厚くなるた
め、その部分での配線間、特にコンタクトホールが並ん
だ所での配線間は図8(a)に示すように層間絶縁膜3
8を形成するのは困難となり、配線間に空洞が発生し、
信頼性を低下させるからである。また、層間絶縁膜38
を平坦化すると、図8(b)に示すように、コンタクト
ホール以外の所は、コンタクトホールからはみ出たタン
グステンの柱36の高さだけ層間絶縁膜38が厚くなる
ため、そこに形成したヴィアホールはその分、深くなっ
てしまうからである。
【0012】本発明の目的は、このように半導体装置の
高集積化が進み、コンタクトホールやヴィアホールをタ
ングステン等の高融点金属の柱で埋込み、さらにコンタ
クトホールやヴィアホールと配線とのマージンが小さ
く、配線から高融点金属の柱がはみ出る場合でも、接続
抵抗を小さくでき、アルミニウム配線に欠陥が発生し信
頼性を低下するのを防ぐことを可能にした半導体装置の
製造方法を提供することにある。また、同時に配線上に
形成する層間膜の平坦化を容易とし、その層間絶縁膜に
設けるヴィアホールの深さが一定となるようにし、確実
にヴィアホールでの接続を可能とすることを目的とす
る。
【0013】
【課題を解決するための手段】本発明の製造方法は、素
子または下層配線としての第1の配線層上に層間絶縁膜
としての第1の絶縁膜を形成する工程と、その上に第2
の絶縁膜を形成する工程と、さらにその上に第2の配線
層の膜厚よりも薄く第3の絶縁膜を形成する工程と、第
1の配線層に達するホールを第1、第2、第3の絶縁膜
にわたって形成する工程と、前記ホールにその表面高さ
が前記第3の絶縁膜の表面と同じ高さとなるように埋設
された高融点金属柱を形成する工程と、平坦状態にある
前記高融点金属柱及び前記第3の絶縁膜上に上層配線と
しての第2の配線層の膜厚から第3の絶縁膜の膜厚を差
し引いた膜厚の第4の絶縁膜を形成する工程と、第2の
配線層を形成する領域の第3,第4の絶縁膜を前記第2
の絶縁膜に対して選択エッチングして溝を形成する工程
と、この溝を配線金属で埋め込んで第2の配線層を形成
する工程を含んでいる。
【0014】また、本発明の製造方法は、素子または下
層配線としての第1の配線層上に層間絶縁膜としての第
1の絶縁膜を形成する工程と、その上に第2の配線層の
膜厚よりも薄く第2の絶縁膜を形成する工程と、第1の
配線層に達するホールを第1、第2の絶縁膜にわたって
形成する工程と、前記ホールにその表面高さが前記第2
の絶縁膜の表面と同じ高さとなるように埋設された高融
点金属柱を形成する工程と、平坦状態にある前記高融点
金属柱及び前記第2の絶縁膜上に上層配線としての第2
の配線層の膜厚から第2の絶縁膜の膜厚を差し引いた膜
厚の第3の絶縁膜を形成する工程と、前記第2の配線層
を形成する領域の第2,第3の絶縁膜を前記第1の絶縁
膜に対して選択エッチングして溝を形成する工程と、こ
の溝を配線金属で埋め込んで第2の配線層を形成する工
程を含んでいる。
【0015】ここで、前記第1の製造方法において、第
3の絶縁膜は第2の絶縁膜よりもエッチング速度が速
く、第3の絶縁膜を選択エッチングする際に第2の絶縁
膜をエッチングストッパ膜として利用することが好まし
い。また、前記第2の製造方法において、第2の絶縁膜
は第1の絶縁膜よりもエッチング速度が速く、第2の絶
縁膜を選択エッチングする際に第1の絶縁膜をエッチン
グストッパ膜として利用することが好ましい。さらに、
第2の配線層は、配線金属を堆積した後に、これを研磨
することで溝内に埋め込んで形成する。
【0016】このように、コンタクトホールやヴィアホ
ールをタングステン等の高融点金属の柱で埋込み、その
柱を層間絶縁膜よりも突き出させ、その上に形成した層
間絶縁膜に配線となる溝を形成し、その溝を配線金属で
埋込むことにより、配線から高融点金属の柱が露出され
ても、配線は高融点金属の柱の側面でも接続されるため
接続抵抗は小さく、さらに高融点金属の柱の露出部分は
第4または第3の絶縁膜で被覆されるため配線金属をア
ルミニウム合金で形成しても、アルミニウム合金に欠陥
が入ることはない。また、配線の上は平坦化されるた
め、その上に層間絶縁膜を容易に形成でき、層間絶縁膜
の深さは一定であるため、そこに設けるヴィアホールの
深さは一定であり、確実にヴィアホールの接続を行うこ
とが可能となる。さらに、高融点金属の柱で埋込んだ層
間絶縁膜の最上層と、そこからはみ出た部分の絶縁膜の
エッチング速度を大きくすることで、その柱のはみ出る
高さを均一に容易に形成できる。
【0017】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図1及び図2は本発明の第1の実施
形態の主要工程断面図である。先ず、図1(a)のよう
に、素子が形成されたシリコン基板1上に第1のシリコ
ン酸化膜2、シリコン窒化膜3、第2のシリコン酸化膜
4を順次化学気相成長法により形成する。第1のシリコ
ン酸化膜2は素子と配線の絶縁に必要な膜厚で素子等で
できた段差を平坦化した膜厚であり、たとえば、1.5
μm程度の膜厚とし、リンやボロンを添加したBPSG
膜で形成する。また、シリコン窒化膜3は、10〜30
nmと薄い膜厚とする。第2のシリコン酸化膜4の膜厚
は配線層の厚みの1/3〜2/3程度の0.1〜0.4
μmの膜厚とする。
【0018】続いて、第2のシリコン酸化膜4、シリコ
ン窒化膜3、第1のシリコン酸化膜2を通常のリソグラ
フィ技術及び反応性イオンエッチング法によりエッチン
グしてシリコン基板1に達するコンタクトホールを形成
する。コンタクトホールの直径は、0.3〜0.4μm
とする。次に、コリメートスパッタ法にてチタニウム5
を80〜120nm、窒化チタニウム6を100nm程
度の厚さに形成する。このコリメートスパッタ法は、タ
ーゲットと基板の間に多数の孔を開けたコリメート板を
設け、基板に対して垂直に近い角度で入射するスパッタ
粒子のみを通し、コンタクトホール底での被覆性を向上
させる。次いで、窒素雰囲気中で600〜700℃の温
度でアニールした後、減圧化学気相成長法によりタング
ステン7を0.4〜0.6μmの厚さに形成する。な
お、この熱処理により、図には示されないが、コンタク
トホール底にはチタニウムシリサイドが形成され、コン
タクトホールでの接続抵抗は低下し、窒化チタニウム6
のバリア性が向上する。
【0019】次に、図1(b)のように、SF6 ガスを
用いたドライエッチング法により、タングステン7を窒
化チタニウム6が露出するまでエッチングした後、塩素
ガスにより、窒化チタニウム6、チタニウム5をシリコ
ン酸化膜4の表面が露出するまでエッチングする。次い
で、図1(c)のように、化学気相成長法により第3の
シリコン酸化膜8を形成する。このとき、第2のシリコ
ン酸化膜4と、第3のシリコン酸化膜8を合わせた膜厚
が、後工程で形成する配線層の膜厚と同じとなるように
第3のシリコン酸化膜8を設定する。
【0020】続いて、図2(a)のように、配線を形成
する領域において、第3のシリコン酸化膜8と第2のシ
リコン酸化膜4を選択エッチングして溝を形成する。こ
の場合、第3のシリコン酸化膜8のエッチングはフォト
レジスト膜をマスクとし、C4 8 とCOとArとO2
の混合ガスを用いて行う。このときC4 8 を5〜15
sccm,COを150〜250sccm,Arを10
0〜200sccm,O2 を数sccmの流量とし、圧
力は30〜60mtonとする。COの流量比を大きく
することによりシリコン窒化膜3は、ほとんどエッチン
グされず、オーバーエッチングを行っても配線となる溝
の深さは一定となり、シリコン窒化膜3から突き出たタ
ングステン7の高さも一定となる。シリコン窒化膜3の
膜厚は、10nm以上あればシリコン窒化膜3でエッチ
ングをストップすることができ、厚いと配線容量が増大
するので30nm以下が良い。
【0021】しかる上で、図2(b)のように、アルミ
ニウム合金9を高温でスパッタリング法により形成して
前記溝を埋込む。なお、図示は省略するが、アルミニウ
ム合金9のスパッタリング前に、チタニウムを10〜3
0nm程度の厚さに形成して、アルミニウム合金が流動
しやすくする。また、アルミニウム合金9は100℃以
下の低温で0.1〜0.2μm程度の厚さに形成した
後、スパッタパワーを小さくして、成長速度を小さくし
た条件で350〜450℃程度の温度で残りの膜厚0.
5〜1.5μmを形成することにより、配線となる溝を
埋込む。そして、図2(c)のように、化学的機械的研
磨法(CMP法)により、シリコン酸化膜8の表面が露
出するまでアルミニウム合金9を研磨する。このアルミ
ニウム合金9の研磨はシリカの粒子を研磨剤に用いて行
うことができる。
【0022】第2のシリコン酸化膜4の膜厚は配線層の
1/3以下では、タングステンの柱とアルミニウム合金
の接触面積はあまり大きくないので、接続抵抗をあまり
小さくはできず効果は小さく、2/3以上では、アルミ
ニウム合金9の研磨中にタングステンの柱が露出してし
まう恐れが有り、タングステンの柱が露出してしまうと
接続抵抗が高くなり、アルミニウム合金が局部電池効果
で溶出しアルミニウム合金に欠陥が入るという問題があ
るため、配線層の1/3〜2/3程度が良い。
【0023】このように、第1の実施形態においては、
シリコン基板1とアルミニウム配線10の間のシリコン
酸化膜2からなる層間絶縁膜を形成後、シリコン酸化膜
4のエッチングストッパとなる薄いシリコン窒化膜を形
成し、その上に、アルミニウム配線10とシリコン基板
を接続するタングステン7からなる柱がシリコン酸化膜
2からはみ出る高さと同じだけの膜厚のシリコン酸化膜
4を形成することにより、シリコン酸化膜2からはみ出
るタングステンの柱の高さをシリコン酸化膜4の成長膜
厚により制御でき、シリコン基板内で均一性良く形成で
きる。
【0024】また、アルミニウム配線10となる溝のエ
ッチングは、これよりもエッチング速度が遅い薄いシリ
コン窒化膜3により停止されるので、溝の深さもシリコ
ン酸化膜4とシリコン酸化膜8の膜厚を合わせた膜厚と
なり、シリコン酸化膜の成長膜厚により容易に制御で
き、シリコン基板内で均一性良く形成可能である。
【0025】さらに、アルミニウム合金9を研磨してア
ルミニウム配線10を形成しているため、アルミニウム
合金をエッチングすることがなく、しかもタングステン
7とアルミニウム合金9との接続部が第4の絶縁膜によ
って被覆されて露出されることがないため、水洗等の際
に、アルミニウム合金9が局部電池効果により溶出して
欠陥が生じてしまうことはない。また、配線形成後、層
間絶縁膜が平均化されているため、その上に上層間線を
形成するのが容易となる。
【0026】次に、本発明の第2の実施形態を図3及び
図4の工程図で説明する。この実施形態では、2層配線
を形成する工程を示している。先ず、図3(a)のよう
に、素子が形成されたシリコン基板11の表面を覆うシ
リコン酸化膜12上にアルミニウム合金13とタングス
テン14の積層構造により第1のアルミニウム配線を形
成する。アルミニウム合金13とタングステン14はス
パッタ法により形成し、それぞれ0.4〜1.0μm、
50〜200nmの程度の厚さとする。その後、シリコ
ン酸化膜15とシリコン窒化膜16を形成後、タングス
テン14に達する接続孔をシリコン酸化膜15,シリコ
ン酸化膜16に形成する。
【0027】ここで、シリコン酸化膜15は2μm程度
と厚く形成した後、CMP法により研磨して表面を平坦
にし、研磨後、第1のアルミニウム配線上の膜厚は配線
間の絶縁はもちろんとし、配線間の容量が大きくならな
い値とし、0.6〜1.5μm程度とする。シリコン窒
化膜16はプラズマCVD法で形成し、その膜厚は0.
2〜0.5μm程度とし、第2のアルミニウム配線の膜
厚の1/3〜2/3とする。
【0028】次いで、図3(b)のように、WF6 ガス
をシラン(SiH4 )により還元するCVD法によりタ
ングステン14上にのみ選択的にタングステン17を成
長する。成長温度は200〜250℃とし、圧力を10
〜100mtonとする。続いて、図3(c)のよう
に、シリコン酸化膜18をCVD法により形成する。シ
リコン酸化膜18の膜厚は、シリコン窒化膜16とシリ
コン酸化膜18を合わせた膜厚が第2のアルミニウム配
線と同じくなるように設定する。
【0029】次に、図4(a)のように、フォトレジス
ト膜をマスクに、シリコン酸化膜18とシリコン窒化膜
16をエッチングして、第2のアルミニウム配線を形成
する領域に溝を形成する。シリコン酸化膜18のエッチ
ングはCHF3 とCOの混合比を適度に選ぶことにより
シリコン窒化膜16をほとんどエッチングすることなく
行うことができ、次にCOに変えNH3 を導入し、シリ
コン窒化膜14をエッチングする。ここでも、CHF3
とNH3 の混合比を程度に選ぶことによりシリコン酸化
膜15がほとんどエッチングされることなくシリコン窒
化膜14はエッチング可能である。
【0030】次に、図4(b)のように、第1の実施例
同様、アルミニウム合金19を高温スパッタ法により形
成し、第2のアルミニウム配線となる溝を埋込む。その
後、図4(c)のように、アルミニウム合金19をCM
P法によりシリコン酸化膜18の表面が露出するまで研
磨することにより第2のアルミニウム配線20を形成す
る。
【0031】この第2の実施形態においては、第1の実
施形態のシリコン窒化膜3に比べ、シリコン窒化膜16
の膜厚が厚いため、配線容量は若干大きくなるが、絶縁
膜の化学気相成長の回数が第1の実施形態に比べて1回
少なくできるため、工程数を減少でき、製造コストが低
減可能であるという利点を有している。
【0032】次に、本発明の第3の実施形態を図5及び
図6の工程図を用いて説明する。この実施形態において
は、第2の実施形態と基本的には同じであり、シリコン
窒化膜16の変わりにシリコン弗化酸化膜26を使用し
ている。すなわち、図5(a)のように、第2の実施形
態と同様に、第1のアルミニウム配線13,14上にシ
リコン酸化膜15とシリコン弗化酸化膜26を順次形成
した後、第1のアルミニウム配線に達する接続孔をシリ
コン酸化膜15とシリコン弗化酸化膜26に形成する。
次に、図5(b)のように、WF6 とSiH4 による減
圧化学気相成長法により、タングステン14上に選択的
にタングステン17を成長させて、接続孔を埋込む。そ
の後、図5(c)のように、CVD法にシリコン酸化膜
18を形成する。
【0033】しかる後、図6(a)のように、図外のフ
ォトレジスト膜をマスクにシリコン酸化膜18とシリコ
ン弗化酸化膜26をエッチングして第2のアルミニウム
配線となる溝を形成する。このとき、シリコン酸化膜1
8をCHF3 とCOガスによりエッチングした後、CH
3 の流量を減少させて、シリコン弗化酸化膜26をエ
ッチングする。シリコン弗化膜26中には膜中に弗素が
入っているため、シリコン酸化膜よりもCHF3 の流量
が小さい条件でエッチング可能であり、たとえばシリコ
ン弗化酸化膜26中の弗素濃度を10%程度とすると、
CHF3 の流量をCHF3 とCOのトータル流量の10
%以下とすることにより、シリコン酸化膜15はほとん
どエッチングされず、一定の深さの溝が形成される。
【0034】次に、図6(b)のように、第2の実施形
態と同様にアルミニウム合金19を高温スパッタ法によ
り形成し、第2のアルミニウム配線となる溝を埋込む。
その後、図6(c)のように、シリコン酸化膜18の表
面が露出するまでCMP法によりアルミニウム合金19
を研磨することにより第2のアルミニウム配線20を形
成する。
【0035】この第3の実施形態では層間絶縁膜にシリ
コン窒化膜は使用せず、シリコン酸化膜とシリコン弗化
酸化膜という融電率の比較的小さな絶縁膜を使用してい
るため、配線容量を小さくできるという利点を有してい
る。
【0036】なお、前記各実施形態において、アルミニ
ウム合金は高温スパッタ法で形成していたが、この方法
に限るわけでなく、CVD法で形成して配線用溝を埋込
んでも良い。また、配線材料としてアルミニウム合金の
ほか、銅なども適用できることは言うまでもない。
【0037】
【発明の効果】以上説明したように本発明によれば、次
のような効果を得ることができる。第1の効果は、アル
ミニウム配線形成時に局部電池効果によりアルミニウム
が溶出して、アルミニウムに部分的に欠陥が発生するこ
とがなく、配線の信頼性が低下することがない。その理
由は、層間絶縁膜に開孔した接続孔からタングステン等
を突き出させることで配線とのマージンが小さくなる一
方、配線からタングステンがはみ出しても、この部分は
絶縁膜により被覆され、かつアルミニウム配線をエッチ
ングではなく溝を埋込むことで形成しているのでアルミ
ニウムとタングステンの接触部が露出することがないた
めである。
【0038】また、第2の効果は、アルミニウム配線の
上に形成する層間絶縁膜が平坦化され、層間絶縁膜に開
孔したヴィアホールでの接続が容易であるということで
ある。その理由は、層間絶縁膜から突き出したタングス
テン等をアルミニウム合金で平坦化しているため、接続
部分で、配線層が厚くなることがなく、さらに、配線用
溝をアルミニウム合金で埋込んでいるため配線の表面は
平坦化されているからである。配線表面が平坦化されて
いると、配線間を接続するヴィアホールの深さが一定と
なり、微細なヴィアホールも安定して形成できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を工程順に示す断面図
のその1である。
【図2】本発明の第1の実施形態を工程順に示す断面図
のその2である。
【図3】本発明の第2の実施形態を工程順に示す断面図
のその1である。
【図4】本発明の第2の実施形態を工程順に示す断面図
のその2である。
【図5】本発明の第3の実施形態を工程順に示す断面図
のその1である。
【図6】本発明の第3の実施形態を工程順に示す断面図
のその2である。
【図7】従来の製造方法を工程順に示す断面図である。
【図8】従来の製造方法における問題点を説明するため
の断面図である。
【符号の説明】
1 シリコン基板 2 シリコン酸化膜 3 シリコン窒化膜 4 シリコン酸化膜 5 チタニウム 6 窒化チタニウム 7 タングステン 8 シリコン酸化膜 9 アルミニウム合金 10 アルミニウム配線 11 シリコン基板 12 シリコン酸化膜 13 アルミニウム合金 14 タングステン 15 シリコン酸化膜 16 シリコン窒化膜 17 タングステン 18 シリコン酸化膜 19 アルミニウム合金 20 アルミニウム配線 21 シリコン弗化酸化膜

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項1】 素子または下層配線としての第1の配線
    層と、この上に層間絶縁膜を介して形成された上層配線
    としての第2の配線層とを前記層間絶縁膜に設けたホー
    ル内に埋設された高融点金属の柱で接続する半導体装置
    の製造方法において、前記第1の配線層上に前記層間絶
    縁膜としての第1の絶縁膜を形成する工程と、その上に
    第2の絶縁膜を形成する工程と、さらにその上に第2の
    配線層の膜厚よりも薄く第3の絶縁膜を形成する工程
    と、前記第1の配線層に達するホールを前記第1、第
    2、第3の絶縁膜にわたって形成する工程と、前記ホー
    ルにその表面高さが前記第3の絶縁膜の表面と同じ高さ
    となるように埋設された高融点金属柱を形成する工程
    と、平坦状態にある前記高融点金属柱及び前記第3の絶
    縁膜上に前記第2の配線層の膜厚から第3の絶縁膜の膜
    厚を差し引いた膜厚の第4の絶縁膜を形成する工程と、
    前記第2の配線層を形成する領域の第3,第4の絶縁膜
    前記第2の絶縁膜に対して選択エッチングして溝を形
    成する工程と、前記溝を配線金属で埋め込んで第2の配
    線層を形成する工程を含むことを特徴とする半導体装置
    の製造方法。
  2. 【請求項2】 前記第3の絶縁膜の膜厚が前記第2の配
    線層の膜厚の1/3〜2/3である請求項1記載の半導
    体装置の製造方法。
  3. 【請求項3】 前記第2の絶縁膜の膜厚が10〜30n
    mである請求項2記載の半導体装置の製造方法。
  4. 【請求項4】 前記第3の絶縁膜は前記第2の絶縁膜よ
    りもエッチング速度が速く、第3及び第4の絶縁膜を選
    択エッチングする際に第2の絶縁膜をエッチングストッ
    パ膜として利用する請求項1ないし3のいずれかに記載
    の半導体装置の製造方法。
  5. 【請求項5】 前記第2の配線層は溝を含む領域に配線
    金属を堆積した後、これを表面研磨して溝内に埋め込む
    請求項1ないし4のいずれかの半導体装置の製造方法。
  6. 【請求項6】 素子または下層配線としての第1の配線
    層と、この上に層間絶縁膜を介して形成された上層配線
    としての第2の配線層とを前記層間絶縁膜に設けたホー
    ル内に埋設された高融点金属の柱で接続する半導体装置
    の製造方法において、前記第1の配線層上に前記層間絶
    縁膜としての第1の絶縁膜を形成する工程と、その上に
    第2の配線層の膜厚よりも薄く第2の絶縁膜を形成する
    工程と、前記第1の配線層に達するホールを前記第1、
    第2の絶縁膜にわたって形成する工程と、前記ホールに
    その表面高さが前記第2の絶縁膜の表面と同じ高さとな
    るように埋設された高融点金属柱を形成する工程と、
    坦状態にある前記高融点金属柱及び前記第2の絶縁膜上
    前記第2の配線層の膜厚から第2の絶縁膜の膜厚を差
    し引いた膜厚の第3の絶縁膜を形成する工程と、前記第
    2の配線層を形成する領域の第2,第3の絶縁膜を前記
    第1の絶縁膜に対して選択エッチングして溝を形成する
    工程と、前記溝を配線金属で埋め込んで第2の配線層を
    形成する工程を含むことを特徴とする半導体装置の製造
    方法。
  7. 【請求項7】 前記第2の絶縁膜が前記配線層の膜厚の
    1/3〜2/3であることを特徴とする請求項6に記載
    の半導体装置の製造方法。
  8. 【請求項8】 前記第2の絶縁膜は前記第1の絶縁膜よ
    りもエッチング速度が速く、第2の絶縁膜を選択エッチ
    ングする際に第1の絶縁膜エッチングストッパとして
    機能させる請求項6または7に記載の半導体装置の製造
    方法。
  9. 【請求項9】 前記第2の配線層は溝を含む領域に配線
    金属を堆積した後、これを表面研磨して溝内に埋め込む
    請求項6ないし8のいずれかに記載の半導体装置の製造
    方法。
  10. 【請求項10】 前記高融点金属がタングステンであ
    り、前記溝を埋込む配線金属がアルミニウム合金である
    請求項1ないし9のいずれかに記載の半導体装置の製造
    方法。
JP7329303A 1995-12-18 1995-12-18 半導体装置の製造方法 Expired - Fee Related JP2814972B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP7329303A JP2814972B2 (ja) 1995-12-18 1995-12-18 半導体装置の製造方法
US08/769,162 US5910020A (en) 1995-12-18 1996-12-18 Method for fabricating a semiconductor device having a refractory metal pillar for electrical connection

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7329303A JP2814972B2 (ja) 1995-12-18 1995-12-18 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH09172071A JPH09172071A (ja) 1997-06-30
JP2814972B2 true JP2814972B2 (ja) 1998-10-27

Family

ID=18219958

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7329303A Expired - Fee Related JP2814972B2 (ja) 1995-12-18 1995-12-18 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US5910020A (ja)
JP (1) JP2814972B2 (ja)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW356583B (en) * 1997-12-19 1999-04-21 United Microelectronics Corp Barrier layer forming method
US6028004A (en) * 1998-01-06 2000-02-22 International Business Machines Corporation Process for controlling the height of a stud intersecting an interconnect
US6103593A (en) * 1998-02-13 2000-08-15 Advanced Micro Devices, Inc. Method and system for providing a contact on a semiconductor device
US6054378A (en) * 1998-06-25 2000-04-25 Vlsi Technology, Inc. Method for encapsulating a metal via in damascene
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US7405149B1 (en) 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
SG93278A1 (en) * 1998-12-21 2002-12-17 Mou Shiung Lin Top layers of metal for high performance ics
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6383916B1 (en) * 1998-12-21 2002-05-07 M. S. Lin Top layers of metal for high performance IC's
US7381642B2 (en) 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US6495442B1 (en) 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US6335261B1 (en) 2000-05-31 2002-01-01 International Business Machines Corporation Directional CVD process with optimized etchback
US6503827B1 (en) * 2000-06-28 2003-01-07 International Business Machines Corporation Method of reducing planarization defects
US6664639B2 (en) * 2000-12-22 2003-12-16 Matrix Semiconductor, Inc. Contact and via structure and method of fabrication
US6383920B1 (en) 2001-01-10 2002-05-07 International Business Machines Corporation Process of enclosing via for improved reliability in dual damascene interconnects
DE10133873B4 (de) * 2001-07-12 2005-04-28 Infineon Technologies Ag Verfahren zur Herstellung von Kontakten für integrierte Schaltungen
US7067440B1 (en) 2001-08-24 2006-06-27 Novellus Systems, Inc. Gap fill for high aspect ratio structures
US6794290B1 (en) 2001-12-03 2004-09-21 Novellus Systems, Inc. Method of chemical modification of structure topography
US7932603B2 (en) * 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
US6798073B2 (en) * 2001-12-13 2004-09-28 Megic Corporation Chip structure and process for forming the same
US7122485B1 (en) 2002-12-09 2006-10-17 Novellus Systems, Inc. Deposition profile modification through process chemistry
KR100539444B1 (ko) * 2003-07-11 2005-12-27 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
US7078312B1 (en) 2003-09-02 2006-07-18 Novellus Systems, Inc. Method for controlling etch process repeatability
US7476621B1 (en) 2003-12-10 2009-01-13 Novellus Systems, Inc. Halogen-free noble gas assisted H2 plasma etch process in deposition-etch-deposition gap fill
US7344996B1 (en) 2005-06-22 2008-03-18 Novellus Systems, Inc. Helium-based etch process in deposition-etch-deposition gap fill
US7163896B1 (en) 2003-12-10 2007-01-16 Novellus Systems, Inc. Biased H2 etch process in deposition-etch-deposition gap fill
US7217658B1 (en) 2004-09-07 2007-05-15 Novellus Systems, Inc. Process modulation to prevent structure erosion during gap fill
US7176039B1 (en) 2004-09-21 2007-02-13 Novellus Systems, Inc. Dynamic modification of gap fill process characteristics
US7381451B1 (en) 2004-11-17 2008-06-03 Novellus Systems, Inc. Strain engineering—HDP thin film with tensile stress for FEOL and other applications
KR100558036B1 (ko) * 2004-12-28 2006-03-07 주식회사 하이닉스반도체 반도체메모리장치의 제조 방법
KR100632658B1 (ko) * 2004-12-29 2006-10-12 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
US7211525B1 (en) 2005-03-16 2007-05-01 Novellus Systems, Inc. Hydrogen treatment enhanced gap fill
US8384189B2 (en) * 2005-03-29 2013-02-26 Megica Corporation High performance system-on-chip using post passivation process
US7960269B2 (en) 2005-07-22 2011-06-14 Megica Corporation Method for forming a double embossing structure
US7482245B1 (en) 2006-06-20 2009-01-27 Novellus Systems, Inc. Stress profile modulation in STI gap fill
JP2008060532A (ja) * 2006-08-04 2008-03-13 Seiko Epson Corp 半導体装置
JP4504403B2 (ja) * 2007-08-29 2010-07-14 株式会社東芝 半導体記憶装置
US8133797B2 (en) * 2008-05-16 2012-03-13 Novellus Systems, Inc. Protective layer to enable damage free gap fill
JP5898527B2 (ja) 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
US9224640B2 (en) * 2012-08-17 2015-12-29 Globalfoundries Inc. Method to improve fine Cu line reliability in an integrated circuit device
EP2905611B1 (en) * 2014-02-06 2018-01-17 ams AG Method of producing a semiconductor device with protruding contacts

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229326A (en) * 1992-06-23 1993-07-20 Micron Technology, Inc. Method for making electrical contact with an active area through sub-micron contact openings and a semiconductor device
US5612254A (en) * 1992-06-29 1997-03-18 Intel Corporation Methods of forming an interconnect on a semiconductor substrate
JP3688726B2 (ja) * 1992-07-17 2005-08-31 株式会社東芝 半導体装置の製造方法
US5286675A (en) * 1993-04-14 1994-02-15 Industrial Technology Research Institute Blanket tungsten etchback process using disposable spin-on-glass
JPH0799198A (ja) * 1993-06-24 1995-04-11 Nec Corp 半導体装置の製造方法
JP3297220B2 (ja) * 1993-10-29 2002-07-02 株式会社東芝 半導体装置の製造方法および半導体装置
JP2684978B2 (ja) * 1993-11-25 1997-12-03 日本電気株式会社 半導体装置
US5736457A (en) * 1994-12-09 1998-04-07 Sematech Method of making a damascene metallization

Also Published As

Publication number Publication date
US5910020A (en) 1999-06-08
JPH09172071A (ja) 1997-06-30

Similar Documents

Publication Publication Date Title
JP2814972B2 (ja) 半導体装置の製造方法
US7196346B2 (en) Semiconductor memory device and method for fabricating the same
CN100442474C (zh) 制造半导体器件的方法
US5798299A (en) Interconnect structures for integrated circuits
US6342448B1 (en) Method of fabricating barrier adhesion to low-k dielectric layers in a copper damascene process
JP2739853B2 (ja) 半導体装置の製造方法及びエッチング方法
US6004876A (en) Low resistance interconnect for a semiconductor device and method of fabricating the same
US6274923B1 (en) Semiconductor device and method for making the same
US5677238A (en) Semiconductor contact metallization
US6350688B1 (en) Via RC improvement for copper damascene and beyond technology
KR100715389B1 (ko) 높은 어스팩트비의 반도체 디바이스용 붕소-도핑 티타늄질화물층
JPH11204645A (ja) 半導体素子の層間絶縁膜及びその製造方法
US6248665B1 (en) Delamination improvement between Cu and dielectrics for damascene process
US7144761B2 (en) Semiconductor device and method for fabricating the same
KR100703968B1 (ko) 반도체 소자의 배선 형성 방법
US6043148A (en) Method of fabricating contact plug
KR20050069520A (ko) 구리 배선 형성 방법
JP2000332106A (ja) 半導体装置およびその製造方法
JPH08298285A (ja) 半導体素子とその製造方法
KR960009091B1 (ko) 평탄한 전기적 상호 접속 구조체 제조방법
US20040152294A1 (en) Method for forming metal line of semiconductor device
US6995085B2 (en) Underlayer protection for the dual damascene etching
JPH10335461A (ja) 半導体装置及び半導体装置の製造方法
CN1450624A (zh) 形成低介电常数介电层的方法及导电内连线结构
JPH1041386A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees