KR100689678B1 - 캐패시터 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 높은 유전율을 갖는 TiO2를 유전막으로 채택하면서도 상하부전극과의 접합특성을 향상시킬 수 있는 캐패시터 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터는 하부전극, 상기 하부전극 상의 도전성의 접합막(티타늄실리사이드), 상기 접합막 상의 실리콘옥사이드와 TiO2의 적층으로 된 유전막, 및 상기 유전막 상의 상부전극을 포함하고, 이와 같은 본 발명은 유전율이 큰 TiO2를 유전막으로 채용하므로써 캐패시턴스 를 증대시킬 수 있는 효과가 있으며, 높은 유전율을 갖는 TiO2를 유전막으로 채택하면서도 티타늄실리사이드를 접합막으로 사용하여 하부전극과의 접합특성을 향상시킬 수 있는 효과가 있다.
캐패시터, TiO₂, 유전율, 실리콘옥사이드, 접합막, 티타늄실리사이드
Description
도 1은 종래기술에 따른 캐패시터의 구조를 도시한 도면,
도 2는 본 발명의 실시예에 따른 반도체소자의 캐패시터의 구조를 도시한 도면,
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 층간절연막
23 : 스토리지노드콘택플러그 24 : 식각배리어막
25 : 캐패시터구조 형성용 희생절연막 26 : 오픈부
27a : 하부전극 29a : 티타늄실리사이드
30a : 실리콘옥사이드 30b : TiO2
31 : 상부전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 캐패시터 및 그의 제조 방법에 관한 것이다.
반도체 소자의 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 최소한 요구하는 높은 캐패시턴스를 확보하여야 한다. 이와 같이 좁은 면적 상에 높은 캐패시턴스를 가지는 캐패시터를 형성하기 위해, 실리콘산화막(ε=3.8), 질화막(ε=7)을 대체하여 HfO2, Al2O3, TiO2와 같은 높은 유전율을 가지는 물질을 유전체막으로 이용하는 방법이 제안되었다.
도 1은 종래기술에 따른 캐패시터의 구조를 도시한 도면으로서, 캐패시터는 하부전극(11), TiO2(12) 및 상부전극(13)으로 구성된다.
위와 같이 종래기술은 캐패시터의 유전막으로 TiO2(12)를 사용하고 있는데, TiO2(12)는 SiO2(유전율=3.9) Si3N4(유전율=7), HfO2(유전율=25) Al2O3(유전율=9)에 비해 높은 유전율(유전율=80)을 갖고 있다.
그러나, 캐패시터의 유전막으로 TiO2를 도입하는 경우에는, TiO2가 증착될 때 하부구조가 단차가 있는 경우 그레인(Grain)의 크기가 커지게 되고, 표면의 거칠기(Roughness)가 나빠진다.
이와 같이, 그레인의 크기가 커지고 표면의 거칠기가 나빠지면 증착면의 특성이 열화되어 누설전류의 원인이 되고, 특히 표면 거칠기가 나빠지면 상/하부전극과의 접합 특성을 열화시켜 캐패시턴스 감소의 원인이 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 높은 유전율을 갖는 TiO2를 유전막으로 채택하면서도 상하부전극과의 접합특성을 향상시킬 수 있는 캐패시터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터는 하부전극; 상기 하부전극 상의 도전성의 접합막; 상기 접합막 상의 실리콘옥사이드와 TiO2의 적층으로 된 유전막; 및 상기 유전막 상의 상부전극을 포함하는 것을 특징으로 하고, 상기 접합막은, 티타늄실리사이드 또는 탄탈륨실리사이드인 것을 특징으로 한다.
그리고, 본 발명의 캐패시터의 제조 방법은 하부전극 상에 접합막을 형성하는 단계; 상기 접합막 상에 실리콘옥사이드와 TiO2의 적층으로 된 유전막을 형성하는 단계; 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으 로 하고, 상기 접합막을 형성하는 단계는 상기 하부전극 상에 티타늄막을 증착하는 단계; 및 열처리 공정을 진행하여 상기 티타늄막을 티타늄실리사이드로 바꾸는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체소자의 캐패시터의 구조를 도시한 도면이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 캐패시터는 하부전극(27a), 하부전극(27a) 상의 실리콘옥사이드(SiO2, 30a)와 TiO2(30b)의 적층으로 된 유전막(30), 유전막(30) 상의 상부전극(31)을 포함하고, 하부전극(27a)과 유전막(30) 사이에 티타늄실리사이드(29a)가 구비되어 있다.
도 2에서, 유전막(30)이 실리콘옥사이드(30a)를 포함하므로써 TiO2(30b)의 막질특성을 개선시키고, 티타늄실리사이드(29a)를 유전막(30)과 하부전극(27a) 사이에 형성해주므로써 TiO2(30b)와 하부전극(27a)간 접합특성을 개선시킨다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체소자가 형성된 반도체기판(21) 상부에 층 간절연막(22)을 형성한다. 여기서, 층간절연막(22)을 형성하기 전에 워드라인, 트랜지스터 및 비트라인이 형성되므로, 층간절연막(22)은 다층 구조일 수 있다.
다음으로, 스토리지노드콘택마스크(도시 생략)로 층간절연막(22)을 식각하여 반도체 기판(21)의 일부를 노출시키는 스토리지노드콘택홀을 형성하고, 이 스토리지노드콘택홀에 폴리실리콘을 매립시켜 스토리지노드콘택플러그(23)를 형성한다.
계속해서, 스토리지노드콘택플러그(23)가 매립된 층간절연막(22) 상에 식각배리어막(24)과 캐패시터구조 형성용 희생절연막(25)을 적층한다. 이때, 식각배리어막(24)은 후속 캐패시터구조 형성용 희생절연막(25) 식각시 층간절연막(22)이 손실되는 것을 방지하기 위한 것으로, 캐패시터구조 형성용 희생절연막(25)에 대해 선택비를 갖는 막이다. 예컨대, 식각배리어막(24)은 실리콘질화막(Si3N4)을 이용하고, 캐패시터구조 형성용 희생절연막(25)은 BPSG(Boro Phospho Silicate Glass), HDP(High Density Plasma Oxide), TEOS(Tetra Ethyl Ortho Silicate) 또는 USG(Undoped Silicate Glass) 중에서 선택된다.
이어서, 캐패시터구조 형성용 희생절연막(25)과 식각배리어막(24)을 연속해서 식각하여 캐패시터의 하부전극이 형성될 3차원 구조를 제공하는 오픈부(26)을 형성한다. 이때, 오픈부(26)는 캐패시터구조형성용 절연막(25)을 식각하고 이후에 식각배리어막(24)을 선택적으로 식각하여 형성한다.
도 3b에 도시된 바와 같이, 오픈부(26)의 표면 형상을 따라 캐패시터구조 형성용 희생절연막(25) 상에 하부전극이 되는 도전막(27)을 증착한다. 여기서, 도전 막(27)은 도우프드 실리콘(doped silicon) 또는 언도우프드 실리콘/도우프드실리콘(undoped silicon/doped silicon) 적층으로 형성하고, 도전막(27)은 PVD, CVD 또는 ALD 방법으로 형성한다.
이어서, 도전막(27) 상에 티타늄막(28)을 증착한다. 이때, 티타늄막(28)은 PVD, CVD 또는 ALD 방법을 이용하여 100Å∼200Å 두께로 형성한다.
도 3c에 도시된 바와 같이, 열처리공정을 진행하여 티타늄실리사이드(TiSi, 29)를 형성한다. 이때, 티타늄실리사이드(29)은 티타늄막(28)의 티타늄원자와 도전막(27) 중의 실리콘원자가 반응하여 형성된 것으로, 도전막(27)과 티타늄막(28) 사이에 형성된다.
상기 티타늄실리사이드(29)를 형성하기 위한 열처리는 퍼니스(Furnace) 또는 RTA(Rapid Thermal Annealing) 방법을 이용하고, 열처리 온도는 600℃∼1000℃, 열처리시간은 1시간∼10시간으로 한다.
위와 같은 티타늄실리사이드(29)는 유전막으로 사용되는 TiO2와 상하부전극간 접합특성 열화를 방지하기 위한 것이다.
다음으로, 미반응 티타늄막을 제거한다. 이때, 미반응 티타늄막을 제거할 때 습식 식각법을 이용하는데, 1:1:5의 NH4OH:H2O2:H2O의 혼합액을 이용한다. 한편, 티타늄실리사이드(29) 형성시 열처리시간을 충분히 길게 하면, 미반응 티타늄막이 잔류하지 않을 수 있으며, 이때에는 미반응 티타늄막을 제거하기 위한 공정을 진행하지 않아도 된다. 즉, 티타늄실리사이드(29) 형성시 티타늄막이 모두 실리사이드 반 응에 참여하여 소모된다.
위와 같이, 미반응 티타늄막 제거후에 티타늄실리사이드(29)가 드러나며, 티타늄실리사이드(29)는 도전성을 갖는 물질이므로, 하부의 도전막과 더불어 하부전극으로 사용할 수 있다. 그리고, 티타늄실리사이드(29)는 100Å∼200Å 두께이다.
도 3d에 도시된 바와 같이, 오픈부(26)의 내부에만 하부전극(27a)이 형성되도록 하여 이웃하는 하부전극(27a)간 분리를 진행하는 하부전극 분리(bottom electrode isolation) 공정을 진행한다.
상기 하부전극 분리 공정은 오픈부(26)를 벗어난 오픈부 외부지역의 캐패시터구조형성용 절연막(25) 상부에 형성된 도전막(27)을 화학적기계적연마(CMP)나 에치백(Etchback) 등의 방법으로 제거하여 오픈부(26)의 내부에 하부전극(27a)을 형성하는 것으로, 도전막(27)을 제거할 때 연마재나 식각된 입자 등의 불순물이 오픈부 내부에 부착되는 등의 우려가 있으므로, 스텝커버리지가 좋은 예컨대, 포토레지스트로 오픈부 내부를 모두 채운 후에, 캐패시터구조 형성용 희생절연막(25)의 표면이 노출될 때까지 연마 또는 에치백을 수행하고, 오픈부 내부의 포토레지스트를 애싱(ashing)하여 제거하는 것이 좋다.
위와 같은 하부전극 분리 공정시에 실질적으로 하부전극으로 작용하는 도전막(27)은 물론 하부전극(27a)과 TiO2간 접합 특성 개선을 위해 도입된 티타늄실리사이드(29)도 하부전극(27a)과 동일한 형태로 연마 또는 에치백된다.
따라서, 하부전극 분리 공정후에 오픈부(26)의 내부에는 하부전극(27a)과 티 타늄실리사이드(29a)의 적층이 잔류한다.
다음으로, 하부전극 분리 공정이 완료된 전체 구조 상부에 유전막(30)을 형성하는데, 본 발명은 실리콘옥사이드(SiO2, 30a)와 TiO2(30b)의 적층으로 형성한다.
여기서, 실리콘옥사이드(30a)는 TiO2(30b)의 막질 개선을 위해 도입된 것이다.
위와 같은 실리콘옥사이드(SiO2, 30a)와 TiO2(30b)의 적층의 두께는 200Å∼ 2000Å으로 하고, 실리콘옥사이드(SiO2, 30a)와 TiO2(30b)의 적층은 각각의 막을 여러번 번갈아 적층할 수도 있다. 이때, 적층 횟수는 1회∼100회로 하며, 적층 회당 각 막의 증착두께는 1Å∼100Å으로 한다.
다음으로, 유전막(30) 상에 상부전극(31)을 형성한다. 이때, 상부전극(31)은 폴리실리콘, TiN, W 또는 Ru으로 형성한다.
상술한 실시예에서는 하부전극(27a)과 TiO2간 접합 특성 개선을 위해 티타늄실리사이드(29a)를 적용하였으나, 반도체소자 공정시 도전성을 가지며 접합특성이 우수한 접합막을 사용할 수도 있다. 예컨대, 탄탈륨실리사이드와 같은 메탈실리상드로도 적용이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 유전율이 큰 TiO2를 유전막으로 채용하므로써 캐패시턴스 를 증대시킬 수 있는 효과가 있으며, 높은 유전율을 갖는 TiO2를 유전막으로 채택하면서도 티타늄실리사이드를 접합막으로 사용하여 하부전극과의 접합특성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 미세 박막으로 유전막을 구현하지 않아도 되므로 유전막 구현이 용이해지고, 다른 유전막에 비해 가격이 저렴하여 공정단가를 낮출 수 있는 효과가 있다.
Claims (14)
- 하부전극;상기 하부전극 상의 도전성의 접합막;상기 접합막 상의 실리콘옥사이드와 TiO2의 적층으로 된 유전막; 및상기 유전막 상의 상부전극을 포함하는 캐패시터.
- 제1항에 있어서,상기 접합막은,메탈실리사이드인 것을 특징으로 하는 캐패시터.
- 제2항에 있어서,상기 메탈실리사이드는,티타늄실리사이드 또는 탄탈륨실리사이드인 것을 특징으로 하는 캐패시터.
- 제1항에 있어서,상기 접합막은, 100Å∼200Å 두께인 것을 특징으로 하는 캐패시터.
- 제1항에 있어서,상기 실리콘옥사이드와 TiO2의 적층 두께는 200Å∼2000Å인 것을 특징으로 하는 캐패시터.
- 제1항에 있어서,상기 하부전극은,도우프드 실리콘 또는 언도우프드 실리콘/도우프드실리콘 적층인 것을 특징으로 하는 캐패시터.
- 하부전극 상에 접합막을 형성하는 단계;상기 접합막 상에 실리콘옥사이드와 TiO2의 적층으로 된 유전막을 형성하는 단계; 및상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 캐패시터의 제조 방법.
- 제7항에 있어서,상기 접합막을 형성하는 단계는,상기 하부전극 상에 티타늄막을 증착하는 단계; 및열처리 공정을 진행하여 상기 티타늄막을 티타늄실리사이드로 바꾸는 단계를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제8항에 있어서,상기 티타늄막은,PVD, CVD 또는 ALD 방법을 이용하여 100Å∼200Å 두께로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제8항에 있어서,상기 열처리 공정은,퍼니스 또는 RTA 방법을 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제10항에 있어서,상기 열처리 공정시,열처리 온도는 600℃∼1000℃로 하고, 열처리시간은 1시간∼10시간으로 하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제7항에 있어서,상기 접합막은,메탈실리사이드로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제7항에 있어서,상기 실리콘옥사이드와 TiO2의 적층의 두께는 200Å∼2000Å으로 하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제13항에 있어서,상기 실리콘옥사이드와 TiO2의 적층은 각각의 막을 여러번 번갈아 적층하되, 적층 횟수는 1회∼100회로 하며, 적층 회당 각 막의 증착두께는 1Å∼100Å으로 하는 것을 특징으로 하는 캐패시터의 제조 방법.
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| KR20040059967A (ko) * | 2002-12-30 | 2004-07-06 | 주식회사 하이닉스반도체 | 반도체장치의 캐패시터 제조방법 |
-
2005
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000058831A (ja) | 1998-06-04 | 2000-02-25 | Toshiba Corp | Ｍｉｓ半導体装置及び不揮発性半導体記憶装置 |
| KR20000007538A (ko) * | 1998-07-03 | 2000-02-07 | 윤종용 | 반도체 메모리 장치 및 그의 제조 방법 |
| KR100388456B1 (ko) | 2001-06-30 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
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