JP2008288408A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2008288408A JP2008288408A JP2007132473A JP2007132473A JP2008288408A JP 2008288408 A JP2008288408 A JP 2008288408A JP 2007132473 A JP2007132473 A JP 2007132473A JP 2007132473 A JP2007132473 A JP 2007132473A JP 2008288408 A JP2008288408 A JP 2008288408A
- Authority
- JP
- Japan
- Prior art keywords
- film
- metal compound
- lower electrode
- semiconductor device
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 94
- 238000004519 manufacturing process Methods 0.000 title claims description 44
- 238000000034 method Methods 0.000 claims abstract description 170
- 239000003990 capacitor Substances 0.000 claims abstract description 121
- 150000002736 metal compounds Chemical class 0.000 claims abstract description 86
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 65
- 238000004544 sputter deposition Methods 0.000 claims description 60
- 230000015572 biosynthetic process Effects 0.000 claims description 29
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 11
- 229910052719 titanium Inorganic materials 0.000 claims description 11
- 239000010936 titanium Substances 0.000 claims description 11
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 9
- 229910017840 NH 3 Inorganic materials 0.000 claims description 8
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 8
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 8
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 8
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 7
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 7
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 7
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 7
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 7
- 229910052715 tantalum Inorganic materials 0.000 claims description 7
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 7
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 7
- 239000002994 raw material Substances 0.000 claims description 6
- 229910001925 ruthenium oxide Inorganic materials 0.000 claims description 6
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 6
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims description 3
- 238000005121 nitriding Methods 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- OEIMLTQPLAGXMX-UHFFFAOYSA-I tantalum(v) chloride Chemical group Cl[Ta](Cl)(Cl)(Cl)Cl OEIMLTQPLAGXMX-UHFFFAOYSA-I 0.000 claims description 3
- 150000002739 metals Chemical class 0.000 claims description 2
- XJDNKRIXUMDJCW-UHFFFAOYSA-J titanium tetrachloride Chemical group Cl[Ti](Cl)(Cl)Cl XJDNKRIXUMDJCW-UHFFFAOYSA-J 0.000 claims description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims 4
- 239000012212 insulator Substances 0.000 abstract description 2
- 239000011229 interlayer Substances 0.000 description 33
- 238000000231 atomic layer deposition Methods 0.000 description 32
- 239000007789 gas Substances 0.000 description 21
- 230000008569 process Effects 0.000 description 20
- 239000010410 layer Substances 0.000 description 19
- 239000012535 impurity Substances 0.000 description 15
- 238000012545 processing Methods 0.000 description 13
- 239000002356 single layer Substances 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 238000010926 purge Methods 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- 238000000926 separation method Methods 0.000 description 7
- 230000009467 reduction Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 125000002524 organometallic group Chemical group 0.000 description 4
- 238000009832 plasma treatment Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000007872 degassing Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- WQKWNXSKQLVRHK-UHFFFAOYSA-N CC[Hf](C)N Chemical compound CC[Hf](C)N WQKWNXSKQLVRHK-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000011534 incubation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 238000002407 reforming Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
【課題】MIM構造の立体型キャパシタにおいて、下部電極のシート抵抗を増大させることなく、キャパシタの容量を増大させる。
【解決手段】半導体装置は、半導体基板1の上に形成された導電性部材11と、導電性部材11に接続し金属化合物からなる下部電極14、容量絶縁膜15及び金属化合物からなる上部電極16を有するMIM構造の立体型キャパシタ51とを備えている。下部電極14は段差被覆性に優れる第1の成膜方法で形成された第1の金属化合物膜14aと第1の金属化合物膜よりも段差被覆性低い第2の成膜方法で形成された第2の金属化合物膜14bとの積層膜からなり、下部電極14の底部の膜厚は側壁部の膜厚よりも厚い。
【選択図】図1
【解決手段】半導体装置は、半導体基板1の上に形成された導電性部材11と、導電性部材11に接続し金属化合物からなる下部電極14、容量絶縁膜15及び金属化合物からなる上部電極16を有するMIM構造の立体型キャパシタ51とを備えている。下部電極14は段差被覆性に優れる第1の成膜方法で形成された第1の金属化合物膜14aと第1の金属化合物膜よりも段差被覆性低い第2の成膜方法で形成された第2の金属化合物膜14bとの積層膜からなり、下部電極14の底部の膜厚は側壁部の膜厚よりも厚い。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関し、MIM(Metal Insulator Metal)構造のキャパシタ(容量素子)を有する半導体装置及びその製造方法に関する。
半導体装置の代表として知られているLSI(大規模集積回路)は、メモリデバイスとロジックデバイスとに大別され、メモリデバイスのうち揮発性メモリデバイスはDRAM(Dynamic Random Access Memory)とSRAM(Static Random Access Memory)とに分類される。これらのメモリデバイスのほとんどは、集積度の点で優れているMOS(Metal Oxide Semiconductor)型トランジスタによって構成されている。また、DRAMはSRAMと比較して、構造が比較的簡単なことから微細な加工技術を用いて高い集積度を実現できるため、情報機器等における各種の記憶装置に広く応用されている。さらに、近年、システムLSIが重要視されてきており、DRAMとロジックデバイスとを同一チップ内に一体に形成するようにした混載DRAM、ロジック回路とアナログ回路とを混載したDRAM混載アナログ混載ロジックデバイス等の混載デバイスが広く普及されてきている。
このようなDRAMはスイッチング動作を行なうMOS型トランジスタからなるメモリセル選択用トランスファトランジスタと、このメモリセル選択用トランジスタに接続されたひとつのキャパシタとにより1つのメモリセルを構成し、キャパシタの電荷の有無により情報を記憶している。従来からの記憶容量の大容量化の要求に伴い、キャパシタの高集積化が進められている。しかしながら、同時に半導体チップの微細化も進められ、半導体チップの上に形成されるキャパシタの占有面積が制約され、個々のメモリセルのキャパシタ容量の減少が深刻な問題になっている。
そこで、DRAMのキャパシタの高容量化を図るための対策として、キャパシタの上部電極及び下部電極の表面積を拡大させる方法、例えばキャパシタの構造を円筒型、ボックス型、フィン型等の各種の立体構造に形成することが行われている。
また、電極の表面積を拡大させる方法とは別に、容量絶縁膜を、酸化ハフニウム(HfOx)及び酸化ジルコニウム(ZrOx)に代表される高誘電率材料を用いて形成することにより容量絶縁膜の酸化膜換算膜厚を下げると共に、下部電極及び上部電極の材料として、500℃以下の比較的低温での成膜が可能な窒化チタン(TiN)のような金属化合物を用いた、立体構造のMIMキャパシタ等が提案されている。
このようなキャパシタを用いることにより、高誘電率材料の結晶化を抑えると共に、例えば混載DRAMのようにキャパシタより先に形成しているロジック部分へキャパシタ形成時の熱影響を与えることなく、高容量のキャパシタを形成することが可能となる。
また、電極材料に窒化チタン膜を用いて下部電極及び上部電極を形成する方法として、特許文献1にあるように、有機金属材料にテトラジメチルアミノチタン(TDMAT)を用いたMOCVD(Metal Organic Chemical Vapor Deposition)法により窒化チタン膜からなる電極の形成が提案されている。MOCVD法は、有機金属材料を用いたCVD(Chemical Vapor Deposition)法の1種である。
CVD法を用いて形成された窒化チタン膜は、スパッタ法を用いて形成された窒化チタン膜に比較して、段差被覆性が優れている。このため、立体型のキャパシタの下部電極の形成において、比較的深い穴部の側面を均質に被覆させる方法として、スパッタ法よりもCVD法を用いることが一般的である。
しかし、MOCVD法によって形成された膜は炭素等の不純物が取り込まれたままになっており、これらの成分の存在がキャパシタとしての特性を劣化させるだけでなく、後工程においてガスの発生、欠陥生成、ショート等の歩留まり低下を引き起こす恐れがある。従って、MOCVD法によって膜を形成した後にこれらの不純物成分を除去するため、H2及びNH3ガスを用いるプラズマ処理及びアニール処理等による表面改質等の膜質を向上させる必要がある。しかしながら、MOCVD法により形成された膜に含まれる不純物の除去を完全に行うことは容易ではないため、スパッタ法により形成された膜と比較して、同一の膜厚を有する場合、シート抵抗の値が一桁程度高くなることが知られている。シート抵抗の値すなわち電気抵抗の値が高いと、例えばコンタクトプラグと電極との間のオープン等の問題を引き起こすことにつながるため、電気抵抗の値を下げるために厚膜化が検討されている。しかしながら、円筒型等の立体キャパシタの場合、特に下部電極の厚膜化は、電極の表面積を減少させることになり、キャパシタの容量の低下となるので、MOCVD法による電極の形成には問題がある。
一方で、キャパシタの容量を改善するために、高誘電率絶縁膜材料により形成する容量絶縁膜の薄膜化又は電極の表面積を拡大させるために円筒型等の立体キャパシタの深穴化が検討されている。しかしながら、容量絶縁膜の薄膜化は、リーク増大に伴うDRAMポーズ実力が低下するという問題があり、薄膜化により絶縁膜の耐圧が低下するため信頼性が低下すること及び初期不良が増大することが懸念される。また、立体キャパシタの深穴化については、加工リスクが増大し、キャパシタの歩留まり低下が懸念される。
このように容量絶縁膜の薄膜化及び立体キャパシタの深穴化については、限界に達しつつある。
特開2005―243921号公報
前記で説明したような状況下においてキャパシタの容量を増大させる方法として、下部電極の膜厚及び構造について検討を行なっている。検討に用いたキャパシタの構造は、円筒の深さが約500nm、穴の径は長辺が約350nm、短辺が約160nmである楕円形の円筒型の立体キャパシタであり、HfOxからなり物理膜厚が8.0nm程度の容量絶縁膜、MOCVD法により形成されたTiN膜20nm程度の上部電極とし、下部電極はMOCVD法により形成されたTiN膜の膜厚を所望の厚さとなるように構成されている。このようなキャパシタを用いて下部電極の膜厚及び構造について検討した結果を、図12及び図13に示している。図12は下部電極の膜厚とキャパシタ容量との関係を示し、図13は下部電極の膜厚と下部電極のシート抵抗との関係を示している。
図12に示されるように、下部電極の膜厚が5nm薄くなることに伴って、キャパシタの容量が0.4fF程度増大していることがわかる。このことは、下部電極の膜厚を薄く形成することにより、円筒キャパシタ内の下部電極の表面積が増大することに起因している。このことから、下部電極の膜厚を減少させることにより、キャパシタの容量が増大することが証明された。
しかしながら、図13に示すように、下部電極の膜厚を薄くすることに伴って、下部電極のシート抵抗が増大していることが観察された。特に、下部電極の膜厚を10nmにすると下部電極のシート抵抗が、10000Ωを超えてしまいコンタクトがオープン(開放状態)した状態になり、キャパシタとしての動作に支障をきたすという課題がある。
このように、下部電極の膜厚の薄膜化は、キャパシタの容量を増大する一方でコンタクトがオープンとなる状況にあり、トレードオフの関係にある。
本発明は、前記の問題に鑑み、下部電極のシート抵抗を増大させることなく、キャパシタの容量を増大させることを目的とする。
前記の目的を達成するため、本発明は、半導体装置を、段差被覆性が異なる金属化合物膜の積層構造からなる下部電極を有するMIM構造の立体キャパシタである構成とする。
具体的に、本発明に係る半導体装置は、半導体基板の上に形成された導電性部材と、導電性部材と接続された金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するMIM構造の立体型キャパシタとを備え、下部電極は段差被覆性に優れる第1の成膜方法により形成された第1の金属化合物膜と、第1の金属化合物膜よりも段差被覆性が低い第2の成膜方法により形成された第2の金属化合物膜との積層膜からなり、下部電極の底部の膜厚は側壁部の膜厚よりも厚いことを特徴とする。
本発明の半導体装置によると、下部電極が段差被覆性の異なる成膜方法で形成された金属化合物膜の積層構造となり、底部の膜厚が側壁部の膜厚よりも厚い下部電極が形成されるため、下部電極の薄膜化に伴う下部電極のシート抵抗の増大を抑制し、キャパシタの容量を増大させることができる。
本発明の半導体装置において第1の金属化合物膜及び第2の金属化合物膜は、窒化チタン、窒化タンタル又は酸化ルテニウムからなることが好ましい。
また、本発明の半導体装置において、下部電極の底部は、第1の金属化合物膜と第2の金属化合物膜との比率が1:1から1:2であり、下部電極の側壁部は、第1の金属化合物膜と第2の金属化合物膜との比率が2:1から5:1であることが好ましい。このような構成とすることにより、下部電極のシート抵抗を増大させることなくキャパシタの容量を増大させることができる。
また、本発明の半導体装置において、下部電極の底部の膜厚は15nm以上且つ20nm以下であり、下部電極の側面部の膜厚は10nm以上且つ15nm以下であることが好ましい。このような構成とすることにより、下部電極のシート抵抗を増大させることなくキャパシタの容量を増大させることができる。
また、容量絶縁膜が、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化チタン及び酸化タンタルの少なくとも1つを有することが好ましい。このような構成とすることにより容量絶縁膜の酸化膜換算膜厚を下げることが可能となる。
また、第1の成膜方法はMOCVD法又はALD法であり、第2の成膜方法はスパッタ法であることが好ましい。
本発明の第1の半導体装置の製造方法は、金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するMIM構造のキャパシタを備える半導体装置の製造方法であって、MOCVD法により第1の金属化合物膜を形成した後、スパッタ法により第1の金属化合物膜の上に第2の金属化合物膜を積層させて下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする。
本発明の第1の半導体装置の製造方法によると、下部電極が段差被覆性の異なる成膜方法で形成された金属化合物膜の積層構造により形成され、底部の膜厚が側壁部の膜厚よりも厚い下部電極が形成されるため、下部電極の薄膜化に伴う下部電極のシート抵抗の増大を抑制し、キャパシタの容量を増大させた半導体装置を製造することができる。
本発明の第2の半導体装置の製造方法は、金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するMIM構造のキャパシタを備える半導体装置の製造方法であって、スパッタ法により第1の金属化合物膜を形成した後、MOCVD法により第1の金属化合物膜の上に第2の金属化合物膜を形成して下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする。
本発明の第2の半導体装置の製造方法によると、第1の半導体装置の製造方法と同様に、下部電極が段差被覆性の異なる成膜方法で形成された金属化合物膜の積層構造により形成され、底部の膜厚が側壁部の膜厚よりも厚い下部電極が形成されるため、下部電極の薄膜化に伴う下部電極のシート抵抗の増大を抑制し、キャパシタの容量を増大させた半導体装置を製造することができる。
本発明の第1又は第2の半導体装置の製造方法において、MOCVD法は、チタン、ルテニウム又はタンタルを含む原料ガスを用いることが好ましい。
また、本発明の第1又は第2の半導体装置の製造方法において、チタンを含む原料ガスは、テトラジメチルアミノチタン(TDMAT)であることが好ましい。
また、本発明の第1又は第2の半導体装置の製造方法において、スパッタ法は、窒化チタン、酸化ルテニウム又は窒化タンタルを反応性ガス雰囲気でスパッタ成膜させることが好ましい。
また、本発明の第1及び第2の半導体装置の製造方法において、容量絶縁膜を形成する工程は、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化チタン及び酸化タンタルの少なくとも1つを有する絶縁膜を形成することが好ましい。
本発明の第3の半導体装置の製造方法は、金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するMIM構造のキャパシタを備える半導体装置の製造方法であって、ALD法により第1の金属化合物膜を形成した後、スパッタ法により第1の金属化合物膜の上に第2の金属化合物膜を形成して下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする。
本発明の第3の半導体装置の製造方法によると、第1及び第2の半導体装置の製造方法と同様に、下部電極が段差被覆性の異なる成膜方法で形成された金属化合物膜の積層構造により形成され、底部の膜厚が側壁部の膜厚よりも厚い下部電極が形成されるため、下部電極の薄膜化に伴う下部電極のシート抵抗の増大を抑制し、キャパシタの容量を増大させた半導体装置を製造することができる。
本発明の第4の半導体装置の製造方法によると、金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するMIM構造のキャパシタを備える半導体装置の製造方法であって、スパッタ法により第1の金属化合物膜を形成した後、ALD法により第1の金属化合物膜の上に第2の金属化合物膜を形成して下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする。
本発明の第4の半導体装置の製造方法によると、第1、第2及び第3の半導体装置の製造方法と同様に、下部電極が段差被覆性の異なる成膜方法で形成された金属化合物膜の積層構造により形成され、底部の膜厚が側壁部の膜厚よりも厚い下部電極が形成されるため、下部電極の薄膜化に伴う下部電極のシート抵抗の増大を抑制し、キャパシタの容量を増大させた半導体装置を製造することができる。
本発明の第3又は第4の半導体装置の製造方法において、ALD法は、チタン又はタンタルを含む原料ガスを用い、それら金属の窒化にはNH3又はN2、H2ガスもしくはそれらをプラズマ化させたガスを用いることが好ましい。
また、本発明の第3又は第4の半導体装置の製造方法において、チタンを含む原料ガスは四塩化チタン(TiCl4)であり、タンタルを含む原料ガスは五塩化タンタル(Ta2Cl5)であることが好ましい。
また、本発明の第3又は第4の半導体装置の製造方法において、スパッタ法は、窒化チタン、酸化ルテニウム又は窒化タンタルを反応性ガス雰囲気でスパッタ成膜させることが好ましい。
また、本発明の第3又は第4の半導体装置の製造方法において、容量絶縁膜を形成する工程は、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化チタン及び酸化タンタルの少なくとも1つを有する絶縁膜を形成することが好ましい。
本発明の半導体装置及びその製造方法によれば、下部電極が段差被覆性の異なる成膜方法で形成された金属化合物膜の積層構造により形成され、底部の膜厚が側壁部の膜厚よりも厚い下部電極を形成することができる。このため、下部電極の底部の膜厚が同一の従来の半導体装置に比較して、キャパシタの表面積を拡大することができ、下部電極を従来のMOCVD法のみで形成された下部電極を有するキャパシタと同一の接触抵抗とした場合に、キャパシタの容量を増大させることができる。
以下、本発明の実施形態について図面を参照しながら説明する。ただし、本発明は以下の各実施の形態に限定されない。また、各図面においては、それぞれの厚さ及び長さ等は図面の形成上、実際の形状とは異なり、図示しやすい形状にしている。
(第1の実施形態)
図1(a)は本発明の第1の実施形態に係る半導体装置の断面構造を示し、図1(b)は、図1(a)の点線で囲んだ部分を拡大して示している。
図1(a)は本発明の第1の実施形態に係る半導体装置の断面構造を示し、図1(b)は、図1(a)の点線で囲んだ部分を拡大して示している。
図1(a)に示すように、第1の実施形態に係る半導体装置は、メモリセル選択用トランジスタ50及びMIM構造のキャパシタ51から構成されている。
メモリセル選択用トランジスタ50は、半導体基板1の上に形成された素子分離絶縁膜2と、素子分離絶縁膜2に囲まれた活性領域に形成されたゲート絶縁膜3と、ゲート絶縁膜3の上に形成されたゲート電極4と、ゲート電極4をマスクとして不純物拡散により形成された低濃度不純物拡散層5と、ゲート絶縁膜3及びゲート電極4の側面を覆うサイドウォール6と、ゲート電極4及びサイドウォール6をマスクとして不純物拡散により形成された高濃度不純物拡散層7と、ゲート電極4の上部に形成されたシリサイド層8から構成されている。
また、MIM構造のキャパシタ51は、半導体基板1の上に形成された第1の層間絶縁膜10と、第1の層間絶縁膜10の上面から下面に貫通するように形成された第1の導電性部材11と、第1の層間絶縁膜10の上に形成された第2の層間絶縁膜12と、第2の層間絶縁膜12に形成された溝13と、溝13の底部と側壁部とを覆うように形成され、且つ、第1の導電性部材11と電気的に接続される下部電極14と、下部電極14及び第2の層間絶縁膜12を覆う容量絶縁膜15と、容量絶縁膜15を覆う上部電極16から構成されている。ここで、第1の導電性部材11は下面で高濃度不純物拡散層7と電気的に接続され、上面で下部電極14と電気的に接続されている。
さらに、上部電極16の上に第3の層間絶縁膜17と、第3の層間絶縁膜17の上面から容量絶縁膜15の下面に貫通するように形成された第2の導電性部材18と、第3の層間絶縁膜17の上に形成された配線層間膜19と、配線層間膜19の上面から下面に貫通するように形成され、第2の導電性部材18と接続された第一配線層20が形成されている。
また、図1(b)に示すように、下部電極14は、均等な膜厚で形成された第1の金属化合物膜14aと第1の金属化合物膜14aの上に底部は厚く、側壁部は薄く形成された第2の金属化合物膜14bとの積層膜で形成されている。溝13の側壁部の上部付近は、下部電極14が形成されておらず容量絶縁膜15で覆われている。
次に、第1の実施形態に係る半導体装置の製造方法について説明する。
図2(a)〜(b)、図3(a)〜(b)及び図4(a)〜(b)は、第1の実施形態の製造工程に係る半導体装置の断面構造を示している。
まず、図2(a)に示すように、半導体基板1の上に、LOCOS(local oxidation of silicon)法又はSTI(shallow trench isolation)分離法等を用いて素子分離絶縁膜2を形成する。次に、素子分離絶縁膜2に囲まれた活性領域の上に、熱酸化法によりゲート絶縁膜3を形成する。次に、ゲート絶縁膜3の上に、CVD法によりポリシリコン膜を成長させ、フォトリソグラフィ法及びドライエッチング法により、ポリシリコン膜をパターンニングしてゲート電極4を形成する。次に、ゲート電極4をマスクとして、ゲート電極4が形成されていない部分の半導体基板1に、フォトリソグラフィ法及びイオン注入法を用いて低濃度不純物拡散層5を形成する。次に、CVD法及びエッチング技術を用いて、ゲート絶縁膜3及びゲート電極4の側面にシリコン酸化膜からなるサイドウォール6を形成する。次に、ゲート電極4及びサイドウォール6をマスクとして、半導体基板1におけるサイドウォール6が形成されていない部分に、フォトリソグラフィ法及びイオン注入法を用い、高濃度不純物拡散層7を形成する。その後、ゲート電極4の上に、サリサイド技術によりシリサイド層8を形成する。以上の工程により、メモリセル選択用トランジスタ50が形成される。なお、以降の工程はシリサイド層8の拡散を抑えるため、400℃以下の温度で処理する。
次に、図2(b)に示すように、半導体基板1の上に、且つ、メモリセル選択用トランジスタ50を覆うように、CVD法により、第1の層間絶縁膜10を形成する。この第1の層間絶縁膜10には、400℃以下で成膜可能な、例えば高密度プラズマを用いたシリコン酸化膜(SiO2)等を用いることが望ましい。次に、フォトリソグラフィ法及びドライエッチング法により、第1の層間絶縁膜10の上面から下面に貫通し、貫通孔の底面が低濃度不純物拡散層7に接続するコンタクトホールを形成する。次に、そのコンタクトホールに、CVD法又はALD(Atomic Layer Deposition)法により、バリアメタル及び金属膜からなる導電性部材11を形成する。ここで、金属膜としてはタングステンを用いることが好ましい。
次に、図3(a)に示すように、第1の層間絶縁膜10の上に、CVD法により、第2の層間絶縁膜12を形成する。ここで、第2の層間絶縁膜12としては、低温成膜可能な例えば窒化膜を成長させた後、プラズマを用いた第1の層間絶縁膜10と同じく低温成膜可能なTEOS(tetra ethyl ortho silicate)膜等を成長させる。次に、フォトリソグラフィ法及びドライエッチング法により、第2の層間絶縁膜12に、導電性部材11に達する溝13を形成する。
次に、図3(b)に示すように、下部電極を形成する。まず、キャパシタ51の底部である第2の層間絶縁膜12に形成された溝13に露出した導電性部材11の上部の表層の酸化被膜を除去するため、Ar(アルゴン)プラズマによる表面エッチングを行い、プリクリーン処理を行う。例えば、処理条件として以下の条件で行う。
・チャンバ圧力:0.133Pa〜13.3Pa
・プラズマ電力:500W〜2000W
・酸化膜に対する除去条件は、シリコン酸化膜に対して1nm〜10nm程度
次に、MOCVD法によりTDMATを堆積させる。例えば、堆積条件として以下の条件で行う。
・原料ガス:TDMAT
・チャンバ圧力:133Pa〜1330Pa
・成膜温度(設定):370℃〜480℃
・処理時間:5s〜30s
・膜厚:2nm〜5nm
次に、プラズマ処理を行う。例えば、以下の条件でプラズマ処理を行う。
・プラズマ処理ガス:N2(500cm3/min〜2000cm3/min)及びH2(500cm3/min〜2000cm3/min)
・チャンバ圧力:133Pa〜1330Pa
・処理時間:15s〜60s
・プラズマ電力:500W〜2000W
次にパージ処理を行う。例えば、パージ処理は以下の条件で行う。
・パージ処理ガス:N2(500cm3/min〜2000cm3/min)及びH2(500cm3/min〜2000cm3/min)
・パージ時間:15s
このようにして、下部電極となるTiN膜が形成される。上記のTDMATの堆積、プラズマ処理及びパージ処理を繰り返すことにより所望の膜厚のTiN膜が形成される。第1の実施形態においては、溝13に膜厚が5nm〜15nm程度のTiN膜が形成されるまで上記の処理を繰り返す。
・チャンバ圧力:0.133Pa〜13.3Pa
・プラズマ電力:500W〜2000W
・酸化膜に対する除去条件は、シリコン酸化膜に対して1nm〜10nm程度
次に、MOCVD法によりTDMATを堆積させる。例えば、堆積条件として以下の条件で行う。
・原料ガス:TDMAT
・チャンバ圧力:133Pa〜1330Pa
・成膜温度(設定):370℃〜480℃
・処理時間:5s〜30s
・膜厚:2nm〜5nm
次に、プラズマ処理を行う。例えば、以下の条件でプラズマ処理を行う。
・プラズマ処理ガス:N2(500cm3/min〜2000cm3/min)及びH2(500cm3/min〜2000cm3/min)
・チャンバ圧力:133Pa〜1330Pa
・処理時間:15s〜60s
・プラズマ電力:500W〜2000W
次にパージ処理を行う。例えば、パージ処理は以下の条件で行う。
・パージ処理ガス:N2(500cm3/min〜2000cm3/min)及びH2(500cm3/min〜2000cm3/min)
・パージ時間:15s
このようにして、下部電極となるTiN膜が形成される。上記のTDMATの堆積、プラズマ処理及びパージ処理を繰り返すことにより所望の膜厚のTiN膜が形成される。第1の実施形態においては、溝13に膜厚が5nm〜15nm程度のTiN膜が形成されるまで上記の処理を繰り返す。
次に、MOCVD法により形成したTiN膜の上にスパッタ法によるTiN膜を形成する。スパッタ法によるTiN膜を形成する前にデガス(脱ガス)・チャンバに導入しMOCVD法により形成したTiN膜から脱ガスを促進させる。例えば、デガス(脱ガス)条件は、以下の条件で行うことが望ましい。
・デガス・チャンバ温度:250℃〜400℃
・到達真空度:0.133Pa以下
このようにして、脱ガス処理を行ったTiN膜の上にスパッタ法によるTiN膜を形成する。例えば、スパッタ法によるTiN膜の形成は以下の条件で行う。
・反応性スパッタガス:N2(0cm3/min〜100cm3/min)
・チャンバ圧力:0.0133Pa〜19.95Pa
・DCプラズマパワー:1kW〜15kW
・処理時間:30s〜200s
・膜厚:5nm〜10nm
上記の過程を経て、MOCVD法によるTiN膜の上にスパッタ法によるTiN膜が積層されて下部電極14が形成される。このようにして形成された下部電極14の膜厚は、溝13の底部に形成される下部電極14の膜厚が15nm〜20nm、MOCVD法によるTiN膜に対するスパッタ法によるTiN膜の比率は1:1から1:2程度になり、溝13の側壁部に形成される下部電極14の膜厚が10nm〜15nm、MOCVD法によるTiN膜に対するスパッタ法によるTiN膜の比率は2:1から5:1程度になっている。溝13に形成される下部電極14の底部と側壁部において、膜厚及び形成方法による膜厚の比率が異なる原因は、MOCVD法とスパッタ法とが段差被覆性に相違があることに起因する。つまり、段差被覆性に優れるMOCVD法は、立体キャパシタにおける成膜において底部、側壁部及び側壁部における上部と下部とを問わず、ほぼ同一の膜厚でコンフォーマルに成膜可能であることに対し、スパッタ法は段差被覆性に劣るため、立体キャパシタの成膜において底部及び側壁部の上部に選択的に形成されるためである。
・デガス・チャンバ温度:250℃〜400℃
・到達真空度:0.133Pa以下
このようにして、脱ガス処理を行ったTiN膜の上にスパッタ法によるTiN膜を形成する。例えば、スパッタ法によるTiN膜の形成は以下の条件で行う。
・反応性スパッタガス:N2(0cm3/min〜100cm3/min)
・チャンバ圧力:0.0133Pa〜19.95Pa
・DCプラズマパワー:1kW〜15kW
・処理時間:30s〜200s
・膜厚:5nm〜10nm
上記の過程を経て、MOCVD法によるTiN膜の上にスパッタ法によるTiN膜が積層されて下部電極14が形成される。このようにして形成された下部電極14の膜厚は、溝13の底部に形成される下部電極14の膜厚が15nm〜20nm、MOCVD法によるTiN膜に対するスパッタ法によるTiN膜の比率は1:1から1:2程度になり、溝13の側壁部に形成される下部電極14の膜厚が10nm〜15nm、MOCVD法によるTiN膜に対するスパッタ法によるTiN膜の比率は2:1から5:1程度になっている。溝13に形成される下部電極14の底部と側壁部において、膜厚及び形成方法による膜厚の比率が異なる原因は、MOCVD法とスパッタ法とが段差被覆性に相違があることに起因する。つまり、段差被覆性に優れるMOCVD法は、立体キャパシタにおける成膜において底部、側壁部及び側壁部における上部と下部とを問わず、ほぼ同一の膜厚でコンフォーマルに成膜可能であることに対し、スパッタ法は段差被覆性に劣るため、立体キャパシタの成膜において底部及び側壁部の上部に選択的に形成されるためである。
第1の実施形態において、MOCVD法とスパッタ法とを組み合わせてTiN膜を積層させて下部電極14を形成すると、溝13の側壁部の下部電極の膜厚を相対的に薄く形成させ、溝13の底部の下部電極の膜厚を相対的に厚く形成することができる。このため、従来のMOCVD法のみから形成された下部電極と比較してキャパシタの側壁部の表面積を増加させることが可能である。さらに、溝13の底部においてコンタクト部分との接触抵抗については、従来のMOCVD法のみから形成された膜と比較して同等以上であることが確認できている。
なお、下部電極14は、TiNを材料とするMOCVD法及びスパッタ法の積層膜としたが、TiNに代えて窒化タンタル(TaN)又は酸化ルテニウム(RuO2)においても、同様にMOCVD法及びスパッタ法による積層膜から下部電極を形成することができる。その場合、MOCVD法においては、タンタル又はルテニウムを含む原料ガスを用い、スパッタ法においては、TaN又はRuO2を反応性ガス雰囲気でスパッタ成膜させることにより下部電極を形成することができる。
次に、下部電極分離を行う。まず、図示は省略するが、下部電極14の上にレジストを塗布し、マスク無しの前面露光を行う。現像後、溝13以外の第2の層間絶縁膜12の上に形成されているTiN膜をドライエッチング法により除去し、分離された下部電極14を形成する。その後、溝13に形成された下部電極14の表面のレジストをアッシングにより除去する。ここで、レジストをアッシングにより除去する際、下部電極14の表面が酸素プラズマに暴露され、下部電極14の表面上に薄い酸化チタンが形成される。これがセル容量の低下及びリーク電流を増大させる原因となるため、これらの改善及び次工程の容量絶縁膜のインキュベーションを安定化させる目的で、アッシングの後に下部電極14の表面に対して、リモートプラズマ窒化処理を行う。
次に、図4(a)に示すように、第2の層間絶縁膜12及び下部電極14の上に、ALD法を用いて、容量絶縁膜15を形成する。ここで、容量絶縁膜15の材料としてはHfOx膜を用いる。HfOx膜を形成した後、残留炭素の除去及び膜中の酸素欠損の補償のために酸素プラズマによる表面改質を行う。
ここで、ALD法による容量絶縁膜15の形成について説明する。
図5は、ALD法によるHfOx膜の形成工程を示した図である。
図5に示すように、ALD法は、TEMAH(Tetra Ethyl Methyl Amino Hafnium)に代表されるハフニウム(Hf)を含有した有機金属原料を吸着させる工程SA1、未吸着有機金属原料を排気する工程SA2、吸着した有機金属原料をO3暴露により酸化成膜する工程SA3、及びO3を排気する工程SA4を含み、上記の工程を繰り返すこと所望の膜厚のHfOx膜を形成することができる。第1の実施形態においては、上記の工程を繰り返して4〜8nm程度の必要な膜厚のHfOX膜を得ている。
なお、容量絶縁膜の材料としては上記のHfOxに代えて、酸化ジルコニウム(ZrO2)でも良い。また、HfOx又はZrO2と酸化アルミニウム(Al2O3)との積層又は混合膜でも良い。さらに、Al2O3に代えて酸化チタン(TiO2)又は酸化タンタル(Ta2O5)との積層又は混合膜でも良い。
次に、図4(b)に示すように、CVD法により、容量絶縁膜15の上に上部電極16を形成する。ここで、下部電極16の材料としては、下部電極14の材料と同様にTiNを用いる。上部電極16の形成においては、容量絶縁膜15の非晶質HfOx膜の膜質を損なうことを避けるため、400℃以下の低温環境での形成が望ましく、上部電極16のTiNは、スパッタ法、MOCVD法又はALD法によって成膜させる。しかしながら、下部電極の形成において記載したように、段差被覆性に劣るスパッタ法は、立体キャパシタの側壁部への成膜に問題があるため、MOCVD法又はALD法による成膜が望ましい。また、図示は省略するが、MOCVD法又はALD法により容量絶縁膜15の上にTiN膜を十分に成長させた後にスパッタ法によるTiN膜を形成し、TiN膜が積層した上部電極16を形成すれば、上部電極の抵抗率を低減させることができるとともに、スパッタ法により溝13を埋めるように上部電極16を形成することも可能であり、上部電極16の表面段差を低減させることも可能である。
以後の工程については、図示を省略するが、必要に応じて多層の配線層工程及び層間絶縁層工程等を行い所望のデバイスを形成する。例えば、図1(a)に示す半導体装置は、以下のように形成する。上部電極16の上に第3の層間絶縁膜17を形成する。第3の層間絶縁膜17は、低温での成膜が可能な方法、例えばプラズマTEOS(tetra ethyl ortho silicate)法等により形成する。その後、第3の層間絶縁膜17、上部電極16及び容量絶縁膜15にドライエッチング法を用いてコンタクトホールを形成し、コンタクトホール内にタングステン等を用いて第2の導電性部材18を形成し、第3の層間絶縁膜17の上に配線層間膜19を形成し、配線層間膜19の上面から下面に貫通し、第2の導電性部材18に接続するように第一配線層20を形成する。
なお、第1の実施形態に係る半導体装置は、本来の目的であるメモリ動作のみを想定したデバイスであるが、ロジックデバイスとメモリデバイスを混載した構成等にも適用可能である。
図6は、ロジックデバイスとメモリデバイスとを混載した構成の一例の断面図を示す。
図6に示すように、図2に示したメモリセル選択用トランジスタ50及びMIM構造のキャパシタ51から構成されるメモリデバイス部52とロジックデバイス部53とを同一基板上に隣接させて形成している。
ロジックデバイス部53の形成方法の一例は、第1の実施形態に係る半導体装置の形成方法と同様に行い、第2の導電性部材18を形成する際にMIM構造のキャパシタ51を形成していないメモリセル選択用トランジスタ50に接続する第3の導電性部材を形成する工程を設けることにより形成できる。
このように、本発明の半導体装置を有する具体的な構成は図1及び図6の実施例に限られるものではなく、あらゆる半導体装置に半導体装置段差被覆性の異なる成膜方法を用いて積層構造を形成した下部電極を有するMIM構造のキャパシタ51は応用されるものであり、本発明に含まれるものである。
ここで、下部電極をMOCVD法とスパッタ法との積層膜で形成したキャパシタと従来のMOCVD法の単層膜で形成したキャパシタとの比較について説明する。
比較には、共通のキャパシタ構造となるように、円筒の深さ約500nm、穴の径は長辺が約350nm、短辺が約160nmである楕円型の円筒型の立体キャパシタであり、HfOxからなり物理膜厚が8.0nm程度の容量絶縁膜及びMOCVD法により形成されたTiN膜20nm程度の上部電極を形成したキャパシタを使用し、TiN膜からなる下部電極の底部がMOCVD法及びスパッタ法によりそれぞれ10nm積層した20nmの膜厚を有する積層膜、MOCVD法で形成した10nmの単層膜及び15nmの単層膜を形成した。
図7は上記のそれぞれの下部電極とキャパシタ容量との関係を示し、図8は上記のそれぞれの下部電極と下部電極のシート抵抗との関係を示している。
図7に示すように、MOCVD法で形成した10nmの単層膜である下部電極のキャパシタ容量が最大であったが、MOCVD法10nmとスパッタ法10nmとの積層膜20nmを有するキャパシタ方がMOCVD法で形成した15nmの単層膜よりもキャパシタ容量が大きく、MOCVD法で形成した10nmの単層膜とほぼ同等のキャパシタ容量を有することがわかる。
また、図8に示すように、積層膜であっても膜厚が最も大きいMOCVD法10nmとスパッタ法10nmとの積層膜の方がMOCVD法のみで形成した15nmの単層膜よりもシート抵抗が低いことが判明した。
従って、下部電極をMOCVD法10nmとスパッタ法10nmとの積層膜にすることにより、MOCVD法の単層膜10nm又は15nmの下部電極を有するキャパシタよりもキャパシタ容量と下部電極のシート抵抗との両者の特性が向上したことが確認できた。
なお、下部電極の表面積からキャパシタ容量を計算した予測値は、MOCVD法10nmの単層膜のほうが3%程度大きいと試算したが、実際の測定値は、ほぼ同程度のキャパシタの容量値を有することが判明した。このように予測値以上の改善がみられることについては、以下のことが考えられる。
まず、第1に、段差被覆性に劣るスパッタ法により立体キャパシタの側壁部の上部に選択的にTiN膜が形成されることが関与していると考えられる。
図9(a)は、第1の実施形態に係るMOCVD法とスパッタ法との積層膜からなる下部電極の分離加工時の断面構成図であり、図9(b)は、従来のMOCVD法の単層膜からなる下部電極の分離加工時の断面構成図である。
図9(a)に示すように、スパッタ法による成膜では、キャパシタの側壁部の上部に張り出すようにしてTiN膜が形成されるため、その後の下部電極分離加工のエッチングを行う際に、溝13の側壁部の上部に形成されたTiN膜のエッチングされる量が図9(b)に示す従来のMOCVD法による単層膜とは異なってくる。すなわち、従来のMOCVD法の単層膜では、溝13の側壁部に形成されたTiN膜が下部電極分離加工のエッチングによりかなり後退するのに対して、MOCVD法とスパッタ法との積層膜では、MOCVD法の単層膜よりも後退しないため、加工ロスによる表面積の減少が抑えられていると考えられる。
第2に、それぞれの形成方法による表面の形状の違いも関与していると考えられる。一般に、スパッタ法により形成されたTiN膜の方がMOCVD法により形成されたTiN膜よりも表面ラフネス(グレイン)が大きいといわれており、このことが表面積の増大に寄与した可能性が考えられる。
このように円筒キャパシタにおいて、段差被覆性の異なる形成方法による積層膜で形成された下部電極は、従来のMOCVD法のみの単層膜で形成された下部電極と比較して、底部の膜厚が側壁部の膜厚よりも厚くなるように形成することができるため、底部においてコンタクト部分との接触抵抗を抑えることが実現できると共に下部電極の表面積を増大させることができる。
(第2の実施形態)
本発明の第2の実施形態は、第1の実施形態における下部電極の形成工程において、MOCVD法の後にスパッタ法を用いて金属化合物膜であるTiN膜を積層させたことに対し、スパッタ法によるTiN膜の形成の後にMOCVD法によりTiN膜を積層させて、下部電極を形成するものである。他の構成については第1の実施形態と同一であるため、同一の構成要件には同一の符号を附すことにより説明を省略する。
本発明の第2の実施形態は、第1の実施形態における下部電極の形成工程において、MOCVD法の後にスパッタ法を用いて金属化合物膜であるTiN膜を積層させたことに対し、スパッタ法によるTiN膜の形成の後にMOCVD法によりTiN膜を積層させて、下部電極を形成するものである。他の構成については第1の実施形態と同一であるため、同一の構成要件には同一の符号を附すことにより説明を省略する。
第2の実施形態により下部電極を形成すると、図1(a)に示す半導体装置の断面図に差異は認められないが、図1(a)の一部を示す拡大図は、図10である。
図10に示すように、下部電極14の形成は、スパッタ法により底部は厚く、側壁部は薄く形成された第1の金属化合物膜14aの上に、MOCVD法により均等な膜厚で形成された第2の金属化合物膜14bが形成されている。
なお、下地が変わることにより、スパッタ法及びMOCVD法の成膜工程の条件を調整する必要があるが、MOCVD法の前にスパッタ法によってTiN膜を成膜することには何ら問題はない。
(第3の実施形態)
本発明の第3の実施形態は、第1の実施形態における下部電極の形成工程において、MOCVD法によるTiN膜の形成に代えて、ALD法によりTiN膜を形成してスパッタ法との積層膜を形成するものである。他の構成については、第1の実施形態と同一であるため、同一の構成要件には同一の符号を附すことにより説明を省略する。
本発明の第3の実施形態は、第1の実施形態における下部電極の形成工程において、MOCVD法によるTiN膜の形成に代えて、ALD法によりTiN膜を形成してスパッタ法との積層膜を形成するものである。他の構成については、第1の実施形態と同一であるため、同一の構成要件には同一の符号を附すことにより説明を省略する。
第3の実施形態により下部電極を形成すると図1(a)及び図1(b)に示す半導体装置を形成することができる。ALD法によるTiN膜の形成は、MOCVD法によるTiN膜の形成よりもコンフォーマルな成膜が期待できるため、図1(b)に示すようにMOCVD法により均等な膜厚で形成された第1の金属化合物膜14aの上に、スパッタ法により底部が厚く側壁部が薄く形成された下部電極を形成することができる。
ALD法によるTiN膜の形成の一例としてTiCl4とNH3とを交互に送ることで成膜する方法について、以下に説明する。
図11は、ALD法によるTiN膜の形成工程を示した図である。
図11に示すように、第3の実施形態におけるALD法は、気化したTiCl4をキャパシタ側壁部に吸着させる工程SB1、未吸着のTiCl4を排気する工程SB2、吸着した有機金属原料をNH3暴露により塩素除去し窒化する工程SB3、及びNH3を排気する工程SB4を含み、上記の工程を繰り返すことにより所望の膜厚を得ている。
成膜条件の一例を以下に記載する。
・成膜温度:300℃〜400℃
・原料ガス:TiCl4及びNH3
・パージガス:Ar、N2等
・成膜時圧力:13.3Pa〜1330Pa
・パージ時圧力:13.3Pa〜1330Pa
なお、使用する原料ガスの流量は、バッチ式又は枚様式により異なり、バッチ式の場合は、TiCl4を0.2g/min程度で流し、そのキャリアガスであるN2を1000cm3/min〜5000cm3/min程度で流すこととする。また、NH3及びパージガスのAr及びN2は1000cm3/min〜5000cm3/min程度で流すこととする。
・成膜温度:300℃〜400℃
・原料ガス:TiCl4及びNH3
・パージガス:Ar、N2等
・成膜時圧力:13.3Pa〜1330Pa
・パージ時圧力:13.3Pa〜1330Pa
なお、使用する原料ガスの流量は、バッチ式又は枚様式により異なり、バッチ式の場合は、TiCl4を0.2g/min程度で流し、そのキャリアガスであるN2を1000cm3/min〜5000cm3/min程度で流すこととする。また、NH3及びパージガスのAr及びN2は1000cm3/min〜5000cm3/min程度で流すこととする。
このようにして形成されるALD法によるTiN膜は、MOCVD法によるTiN膜以上に立体キャパシタへのコンフォーマルな成膜が期待できることにある。特に、今後の更なる微細化にともない、円筒キャパシタの内径が縮小されることが考えられ、MOCVD法を用いた場合、円筒型キャパシタの内部へ均質に被覆できない可能性が懸念されている。原因の1つとしては、MOCVD法によるTiN膜の堆積後のプラズマ処理において、プラズマ中の活性種の平均自由工程とキャパシタの円筒径がほぼ同じになるか又はキャパシタの円筒径の方が小さくなると、円筒キャパシタの側壁部のプラズマ改質効果が著しく低下するためである。すなわち、円筒キャパシタの側壁部の不純物の除去が不十分になり、相対的に側壁部の膜厚が厚くなるため、キャパシタの容量の低下量、また、不純物の除去が不十分であるために後工程において脱ガスによる歩留まりの低下等が懸念される。
このように、更なる微細な領域へのTiN膜の形成は、MOCVD法に代わりALD法を用いることが望ましく、ALD法とスパッタ法との積層膜を下部電極とすることで更なる微細領域においても、第1の実施形態と同様の効果を期待することができる。
なお、第3の実施形態においてTiN膜を形成するALD法を説明したが、TiN膜に代えてTaN膜をALD法及びスパッタ法により積層することも可能であり、この場合のALD法は、Taを含む化合物として五塩化タンタル(Ta2Cl5)を用いればよい。
(第4の実施形態)
本発明の第4の実施形態は、第3の実施形態と同様に下部電極の形成にALD法を用いるものであり、第3の実施形態では、ALD法によるTiN膜の形成後にスパッタ法によるTiN膜を積層することに対し、スパッタ法によるTiN膜の形成後にALD法によるTiN膜を積層させて下部電極とする方法である。他の構成については、第3の実施形態同様に第1の実施形態と同一であるため、同一の構成要件には同一の符号を附すことにより説明を省略する。
本発明の第4の実施形態は、第3の実施形態と同様に下部電極の形成にALD法を用いるものであり、第3の実施形態では、ALD法によるTiN膜の形成後にスパッタ法によるTiN膜を積層することに対し、スパッタ法によるTiN膜の形成後にALD法によるTiN膜を積層させて下部電極とする方法である。他の構成については、第3の実施形態同様に第1の実施形態と同一であるため、同一の構成要件には同一の符号を附すことにより説明を省略する。
第4の実施形態により下部電極を形成すると、図1(a)に示す半導体装置の断面図に差異は認められないが、図1(a)の一部を示す拡大図は、図10である。
図10に示すように、下部電極14の形成は、スパッタ法により底部は厚く、側壁部は薄く形成された第1の金属化合物膜14aの上に、ALD法により均等な膜厚で形成された第2の金属化合物膜14bが形成されている。
なお、下地が変わることにより、スパッタ法及びALD法の成膜工程の条件を調整する必要があるが、ALD法の前にスパッタ法によってTiN膜を成膜することには何ら問題はないことは第2の実施形態と同様である。
本発明に係る半導体装置及びその製造方法は、歩留まりを低下させずにキャパシタ容量を増大でき、MIM構造の立体型キャパシタを備える半導体装置及びその製造方法等に有用である。
1 半導体基板
2 素子分離絶縁膜
3 ゲート絶縁膜
4 ゲート電極
5 高濃度不純物拡散層
6 サイドウォール
7 低濃度不純物拡散層
8 シリサイド層
10 第1の層間絶縁膜
11 導電性部材
12 第2の層間絶縁膜
13 溝
14 下部電極
14a 第1の金属化合物膜
14b 第2の金属化合物膜
15 容量絶縁膜
16 上部電極
17 第3の層間絶縁膜
18 第2の導電性部材
19 配線層間膜
20 第一配線層
50 メモリセル選択用トランジスタ
51 MIM構造のキャパシタ
52 ロジックデバイス部
53 メモリデバイス部
2 素子分離絶縁膜
3 ゲート絶縁膜
4 ゲート電極
5 高濃度不純物拡散層
6 サイドウォール
7 低濃度不純物拡散層
8 シリサイド層
10 第1の層間絶縁膜
11 導電性部材
12 第2の層間絶縁膜
13 溝
14 下部電極
14a 第1の金属化合物膜
14b 第2の金属化合物膜
15 容量絶縁膜
16 上部電極
17 第3の層間絶縁膜
18 第2の導電性部材
19 配線層間膜
20 第一配線層
50 メモリセル選択用トランジスタ
51 MIM構造のキャパシタ
52 ロジックデバイス部
53 メモリデバイス部
Claims (18)
- 半導体基板の上に形成された導電性部材と、
前記導電性部材と接続された金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するMIM構造の立体型キャパシタとを備え、
前記下部電極は段差被覆性に優れる第1の成膜方法により形成された第1の金属化合物膜と、前記第1の金属化合物膜よりも段差被覆性が低い第2の成膜方法により形成された第2の金属化合物膜との積層膜からなり、前記下部電極の底部の膜厚は側壁部の膜厚よりも厚いことを特徴とする半導体装置。 - 前記第1の金属化合物膜及び第2の金属化合物膜は、窒化チタン、窒化タンタル又は酸化ルテニウムからなることを特徴とする請求項1に記載の半導体装置。
- 前記下部電極の底部は、前記第1の金属化合物膜と前記第2の金属化合物膜との比率が1:1から1:2であり、前記下部電極の側壁部は、前記第1の金属化合物膜と前記第2の金属化合物膜との比率が2:1から5:1であることを特徴とする請求項1又は2に記載の半導体装置。
- 前記下部電極の底部の膜厚は15nm以上且つ20nm以下であり、前記下部電極の側面部の膜厚は10nm以上且つ15nm以下であることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- 前記容量絶縁膜が、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化チタン及び酸化タンタルの少なくとも1つを有することを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
- 前記第1の成膜方法はMOCVD法又はALD法であり、前記第2の成膜方法はスパッタ法であることを特徴とする請求項1に記載の半導体装置。
- 金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するMIM構造のキャパシタを備える半導体装置の製造方法であって、
MOCVD法により第1の金属化合物膜を形成した後、スパッタ法により前記第1の金属化合物膜の上に第2の金属化合物膜を積層させて下部電極を形成する工程と、
前記下部電極の上に前記容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする半導体装置の製造方法。 - 金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するMIM構造のキャパシタを備える半導体装置の製造方法であって、
スパッタ法により第1の金属化合物膜を形成した後、MOCVD法により前記第1の金属化合物膜の上に第2の金属化合物膜を形成して前記下部電極を形成する工程と、
前記下部電極の上に前記容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする半導体装置の製造方法。 - 前記MOCVD法は、チタン、ルテニウム又はタンタルを含む原料ガスを用いることを特徴とする請求項7又は8に記載の半導体装置の製造方法。
- 前記チタンを含む原料ガスは、テトラジメチルアミノチタン(TDMAT)であることを特徴とする請求項7〜9のいずれか1項に記載の半導体装置の製造方法。
- 前記スパッタ法は、窒化チタン、酸化ルテニウム又は窒化タンタルを反応性ガス雰囲気でスパッタ成膜させることを特徴とする請求項7〜10のいずれか1項に記載の半導体装置の製造方法。
- 前記容量絶縁膜を形成する工程は、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化チタン及び酸化タンタルの少なくとも1つを有する絶縁膜を形成することを特徴とする請求項7〜11のいずれか1項に記載の半導体装置の製造方法。
- 金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するMIM構造のキャパシタを備える半導体装置の製造方法であって、
ALD法により第1の金属化合物膜を形成した後、スパッタ法により前記第1の金属化合物膜の上に第2の金属化合物膜を形成して前記下部電極を形成する工程と、
前記下部電極の上に前記容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする半導体装置の製造方法。 - 金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するMIM構造のキャパシタを備える半導体装置の製造方法であって、
スパッタ法により第1の金属化合物膜を形成した後、ALD法により前記第1の金属化合物膜の上に第2の金属化合物膜を形成して前記下部電極を形成する工程と、
前記下部電極の上に前記容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする半導体装置の製造方法。 - 前記ALD法は、チタン又はタンタルを含む原料ガスを用い、それら金属の窒化にはNH3又はN2、H2ガスもしくはそれらをプラズマ化させたガスを用いることを特徴とする請求項13及び14に記載の半導体装置の製造方法。
- 前記チタンを含む原料ガスは四塩化チタン(TiCl4)であり、前記タンタルを含む原料ガスは五塩化タンタル(Ta2Cl5)であることを特徴とする請求項13〜15のいずれか1項に記載の半導体装置の製造方法。
- 前記スパッタ法は、窒化チタン、酸化ルテニウム又は窒化タンタルを反応性ガス雰囲気でスパッタ成膜させることを特徴とする請求項13〜16のいずれか1項に記載の半導体装置の製造方法。
- 前記容量絶縁膜を形成する工程は、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化チタン及び酸化タンタルの少なくとも1つを有する絶縁膜を形成することを特徴とする請求項13〜17のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007132473A JP2008288408A (ja) | 2007-05-18 | 2007-05-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007132473A JP2008288408A (ja) | 2007-05-18 | 2007-05-18 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008288408A true JP2008288408A (ja) | 2008-11-27 |
Family
ID=40147841
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007132473A Pending JP2008288408A (ja) | 2007-05-18 | 2007-05-18 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008288408A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8178445B2 (en) | 2009-06-10 | 2012-05-15 | Hitachi Kokusai Electric Inc. | Substrate processing apparatus and manufacturing method of semiconductor device using plasma generation |
JP2012104551A (ja) * | 2010-11-08 | 2012-05-31 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
US8368176B2 (en) | 2010-06-10 | 2013-02-05 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing semiconductor device |
JP2015505420A (ja) * | 2011-10-31 | 2015-02-19 | ウォニック アイピーエス カンパニー リミテッド | 基板処理装置及び方法 |
JP2016184676A (ja) * | 2015-03-26 | 2016-10-20 | 力晶科技股▲ふん▼有限公司 | 半導体記憶装置 |
CN106104430A (zh) * | 2013-12-19 | 2016-11-09 | 周星工程股份有限公司 | 触控面板的制造设备、制造系统和制造方法 |
CN113270407A (zh) * | 2021-05-18 | 2021-08-17 | 复旦大学 | 动态随机存取存储器及其制备工艺 |
-
2007
- 2007-05-18 JP JP2007132473A patent/JP2008288408A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8178445B2 (en) | 2009-06-10 | 2012-05-15 | Hitachi Kokusai Electric Inc. | Substrate processing apparatus and manufacturing method of semiconductor device using plasma generation |
TWI401760B (zh) * | 2009-06-10 | 2013-07-11 | Hitachi Int Electric Inc | 基板處理裝置及半導體裝置之製造方法 |
US8368176B2 (en) | 2010-06-10 | 2013-02-05 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing semiconductor device |
US8946044B2 (en) | 2010-06-10 | 2015-02-03 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing semiconductor device |
JP2012104551A (ja) * | 2010-11-08 | 2012-05-31 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
JP2015505420A (ja) * | 2011-10-31 | 2015-02-19 | ウォニック アイピーエス カンパニー リミテッド | 基板処理装置及び方法 |
US9793476B2 (en) | 2011-10-31 | 2017-10-17 | Wonik Ips Co., Ltd. | Apparatus and method for treating a substrate |
CN106104430A (zh) * | 2013-12-19 | 2016-11-09 | 周星工程股份有限公司 | 触控面板的制造设备、制造系统和制造方法 |
JP2017504111A (ja) * | 2013-12-19 | 2017-02-02 | ジュスン エンジニアリング カンパニー リミテッド | タッチパネルの製造装置、製造システム及び製造方法 |
JP2016184676A (ja) * | 2015-03-26 | 2016-10-20 | 力晶科技股▲ふん▼有限公司 | 半導体記憶装置 |
CN113270407A (zh) * | 2021-05-18 | 2021-08-17 | 复旦大学 | 动态随机存取存储器及其制备工艺 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3976462B2 (ja) | 半導体装置の製造方法 | |
CN108630686B (zh) | 半导体器件及其制造方法 | |
US7382014B2 (en) | Semiconductor device with capacitor suppressing leak current | |
US7781336B2 (en) | Semiconductor device including ruthenium electrode and method for fabricating the same | |
JP4111427B2 (ja) | 半導体素子のキャパシタ製造方法 | |
US20060244027A1 (en) | MIS capacitor and method of formation | |
JP2011060825A (ja) | 半導体装置及びその製造方法 | |
KR100587686B1 (ko) | 질화 티타늄막 형성방법 및 이를 이용한 커패시터 제조방법 | |
JP2006161163A (ja) | チタン窒化膜形成方法及びそのチタン窒化膜を利用した金属−絶縁体−金属キャパシタの下部電極形成方法 | |
JP2004134579A (ja) | キャパシタ及びその製造方法 | |
JP2004288710A (ja) | 半導体集積回路装置およびその製造方法 | |
JP2011034995A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2008288408A (ja) | 半導体装置及びその製造方法 | |
KR100811271B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
US7514315B2 (en) | Methods of forming capacitor structures having aluminum oxide diffusion barriers | |
US20060154436A1 (en) | Metal-insulator-metal capacitor and a fabricating method thereof | |
JP4257343B2 (ja) | 半導体装置の製造方法 | |
JP4916092B2 (ja) | 半導体装置の製造方法 | |
US7790613B2 (en) | Semiconductor device and method of manufacturing the same | |
JP4282450B2 (ja) | 半導体装置の製造方法 | |
CN114284216A (zh) | 电容器阵列结构及其制造方法与半导体存储器件 | |
JP4571836B2 (ja) | 半導体装置およびその製造方法 | |
JP2007329286A (ja) | 半導体装置、およびその製造方法 | |
KR100677773B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
US20220359643A1 (en) | Semiconductor device and method for fabricating the same |