JP2008288408A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ＭＩＭ構造の立体型キャパシタにおいて、下部電極のシート抵抗を増大させることなく、キャパシタの容量を増大させる。
【解決手段】半導体装置は、半導体基板１の上に形成された導電性部材１１と、導電性部材１１に接続し金属化合物からなる下部電極１４、容量絶縁膜１５及び金属化合物からなる上部電極１６を有するＭＩＭ構造の立体型キャパシタ５１とを備えている。下部電極１４は段差被覆性に優れる第１の成膜方法で形成された第１の金属化合物膜１４ａと第１の金属化合物膜よりも段差被覆性低い第２の成膜方法で形成された第２の金属化合物膜１４ｂとの積層膜からなり、下部電極１４の底部の膜厚は側壁部の膜厚よりも厚い。
【選択図】図１
【解決手段】半導体装置は、半導体基板１の上に形成された導電性部材１１と、導電性部材１１に接続し金属化合物からなる下部電極１４、容量絶縁膜１５及び金属化合物からなる上部電極１６を有するＭＩＭ構造の立体型キャパシタ５１とを備えている。下部電極１４は段差被覆性に優れる第１の成膜方法で形成された第１の金属化合物膜１４ａと第１の金属化合物膜よりも段差被覆性低い第２の成膜方法で形成された第２の金属化合物膜１４ｂとの積層膜からなり、下部電極１４の底部の膜厚は側壁部の膜厚よりも厚い。
【選択図】図１
Description
本発明は、半導体装置及びその製造方法に関し、ＭＩＭ（Metal Insulator Metal）構造のキャパシタ（容量素子）を有する半導体装置及びその製造方法に関する。
半導体装置の代表として知られているＬＳＩ（大規模集積回路）は、メモリデバイスとロジックデバイスとに大別され、メモリデバイスのうち揮発性メモリデバイスはＤＲＡＭ（Dynamic Random Access Memory）とＳＲＡＭ（Static Random Access Memory）とに分類される。これらのメモリデバイスのほとんどは、集積度の点で優れているＭＯＳ（Metal Oxide Semiconductor）型トランジスタによって構成されている。また、ＤＲＡＭはＳＲＡＭと比較して、構造が比較的簡単なことから微細な加工技術を用いて高い集積度を実現できるため、情報機器等における各種の記憶装置に広く応用されている。さらに、近年、システムＬＳＩが重要視されてきており、ＤＲＡＭとロジックデバイスとを同一チップ内に一体に形成するようにした混載ＤＲＡＭ、ロジック回路とアナログ回路とを混載したＤＲＡＭ混載アナログ混載ロジックデバイス等の混載デバイスが広く普及されてきている。
このようなＤＲＡＭはスイッチング動作を行なうＭＯＳ型トランジスタからなるメモリセル選択用トランスファトランジスタと、このメモリセル選択用トランジスタに接続されたひとつのキャパシタとにより１つのメモリセルを構成し、キャパシタの電荷の有無により情報を記憶している。従来からの記憶容量の大容量化の要求に伴い、キャパシタの高集積化が進められている。しかしながら、同時に半導体チップの微細化も進められ、半導体チップの上に形成されるキャパシタの占有面積が制約され、個々のメモリセルのキャパシタ容量の減少が深刻な問題になっている。
そこで、ＤＲＡＭのキャパシタの高容量化を図るための対策として、キャパシタの上部電極及び下部電極の表面積を拡大させる方法、例えばキャパシタの構造を円筒型、ボックス型、フィン型等の各種の立体構造に形成することが行われている。
また、電極の表面積を拡大させる方法とは別に、容量絶縁膜を、酸化ハフニウム（ＨｆＯｘ）及び酸化ジルコニウム（ＺｒＯｘ）に代表される高誘電率材料を用いて形成することにより容量絶縁膜の酸化膜換算膜厚を下げると共に、下部電極及び上部電極の材料として、５００℃以下の比較的低温での成膜が可能な窒化チタン（ＴｉＮ）のような金属化合物を用いた、立体構造のＭＩＭキャパシタ等が提案されている。
このようなキャパシタを用いることにより、高誘電率材料の結晶化を抑えると共に、例えば混載ＤＲＡＭのようにキャパシタより先に形成しているロジック部分へキャパシタ形成時の熱影響を与えることなく、高容量のキャパシタを形成することが可能となる。
また、電極材料に窒化チタン膜を用いて下部電極及び上部電極を形成する方法として、特許文献１にあるように、有機金属材料にテトラジメチルアミノチタン（ＴＤＭＡＴ）を用いたＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により窒化チタン膜からなる電極の形成が提案されている。ＭＯＣＶＤ法は、有機金属材料を用いたＣＶＤ（Chemical Vapor Deposition）法の１種である。
ＣＶＤ法を用いて形成された窒化チタン膜は、スパッタ法を用いて形成された窒化チタン膜に比較して、段差被覆性が優れている。このため、立体型のキャパシタの下部電極の形成において、比較的深い穴部の側面を均質に被覆させる方法として、スパッタ法よりもＣＶＤ法を用いることが一般的である。
しかし、ＭＯＣＶＤ法によって形成された膜は炭素等の不純物が取り込まれたままになっており、これらの成分の存在がキャパシタとしての特性を劣化させるだけでなく、後工程においてガスの発生、欠陥生成、ショート等の歩留まり低下を引き起こす恐れがある。従って、ＭＯＣＶＤ法によって膜を形成した後にこれらの不純物成分を除去するため、Ｈ２及びＮＨ３ガスを用いるプラズマ処理及びアニール処理等による表面改質等の膜質を向上させる必要がある。しかしながら、ＭＯＣＶＤ法により形成された膜に含まれる不純物の除去を完全に行うことは容易ではないため、スパッタ法により形成された膜と比較して、同一の膜厚を有する場合、シート抵抗の値が一桁程度高くなることが知られている。シート抵抗の値すなわち電気抵抗の値が高いと、例えばコンタクトプラグと電極との間のオープン等の問題を引き起こすことにつながるため、電気抵抗の値を下げるために厚膜化が検討されている。しかしながら、円筒型等の立体キャパシタの場合、特に下部電極の厚膜化は、電極の表面積を減少させることになり、キャパシタの容量の低下となるので、ＭＯＣＶＤ法による電極の形成には問題がある。
一方で、キャパシタの容量を改善するために、高誘電率絶縁膜材料により形成する容量絶縁膜の薄膜化又は電極の表面積を拡大させるために円筒型等の立体キャパシタの深穴化が検討されている。しかしながら、容量絶縁膜の薄膜化は、リーク増大に伴うＤＲＡＭポーズ実力が低下するという問題があり、薄膜化により絶縁膜の耐圧が低下するため信頼性が低下すること及び初期不良が増大することが懸念される。また、立体キャパシタの深穴化については、加工リスクが増大し、キャパシタの歩留まり低下が懸念される。
このように容量絶縁膜の薄膜化及び立体キャパシタの深穴化については、限界に達しつつある。
特開２００５―２４３９２１号公報
前記で説明したような状況下においてキャパシタの容量を増大させる方法として、下部電極の膜厚及び構造について検討を行なっている。検討に用いたキャパシタの構造は、円筒の深さが約５００ｎｍ、穴の径は長辺が約３５０ｎｍ、短辺が約１６０ｎｍである楕円形の円筒型の立体キャパシタであり、ＨｆＯｘからなり物理膜厚が８．０ｎｍ程度の容量絶縁膜、ＭＯＣＶＤ法により形成されたＴｉＮ膜２０ｎｍ程度の上部電極とし、下部電極はＭＯＣＶＤ法により形成されたＴｉＮ膜の膜厚を所望の厚さとなるように構成されている。このようなキャパシタを用いて下部電極の膜厚及び構造について検討した結果を、図１２及び図１３に示している。図１２は下部電極の膜厚とキャパシタ容量との関係を示し、図１３は下部電極の膜厚と下部電極のシート抵抗との関係を示している。
図１２に示されるように、下部電極の膜厚が５ｎｍ薄くなることに伴って、キャパシタの容量が０．４ｆＦ程度増大していることがわかる。このことは、下部電極の膜厚を薄く形成することにより、円筒キャパシタ内の下部電極の表面積が増大することに起因している。このことから、下部電極の膜厚を減少させることにより、キャパシタの容量が増大することが証明された。
しかしながら、図１３に示すように、下部電極の膜厚を薄くすることに伴って、下部電極のシート抵抗が増大していることが観察された。特に、下部電極の膜厚を１０ｎｍにすると下部電極のシート抵抗が、１００００Ωを超えてしまいコンタクトがオープン（開放状態）した状態になり、キャパシタとしての動作に支障をきたすという課題がある。
このように、下部電極の膜厚の薄膜化は、キャパシタの容量を増大する一方でコンタクトがオープンとなる状況にあり、トレードオフの関係にある。
本発明は、前記の問題に鑑み、下部電極のシート抵抗を増大させることなく、キャパシタの容量を増大させることを目的とする。
前記の目的を達成するため、本発明は、半導体装置を、段差被覆性が異なる金属化合物膜の積層構造からなる下部電極を有するＭＩＭ構造の立体キャパシタである構成とする。
具体的に、本発明に係る半導体装置は、半導体基板の上に形成された導電性部材と、導電性部材と接続された金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するＭＩＭ構造の立体型キャパシタとを備え、下部電極は段差被覆性に優れる第１の成膜方法により形成された第１の金属化合物膜と、第１の金属化合物膜よりも段差被覆性が低い第２の成膜方法により形成された第２の金属化合物膜との積層膜からなり、下部電極の底部の膜厚は側壁部の膜厚よりも厚いことを特徴とする。
本発明の半導体装置によると、下部電極が段差被覆性の異なる成膜方法で形成された金属化合物膜の積層構造となり、底部の膜厚が側壁部の膜厚よりも厚い下部電極が形成されるため、下部電極の薄膜化に伴う下部電極のシート抵抗の増大を抑制し、キャパシタの容量を増大させることができる。
本発明の半導体装置において第１の金属化合物膜及び第２の金属化合物膜は、窒化チタン、窒化タンタル又は酸化ルテニウムからなることが好ましい。
また、本発明の半導体装置において、下部電極の底部は、第１の金属化合物膜と第２の金属化合物膜との比率が１：１から１：２であり、下部電極の側壁部は、第１の金属化合物膜と第２の金属化合物膜との比率が２：１から５：１であることが好ましい。このような構成とすることにより、下部電極のシート抵抗を増大させることなくキャパシタの容量を増大させることができる。
また、本発明の半導体装置において、下部電極の底部の膜厚は１５ｎｍ以上且つ２０ｎｍ以下であり、下部電極の側面部の膜厚は１０ｎｍ以上且つ１５ｎｍ以下であることが好ましい。このような構成とすることにより、下部電極のシート抵抗を増大させることなくキャパシタの容量を増大させることができる。
また、容量絶縁膜が、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化チタン及び酸化タンタルの少なくとも１つを有することが好ましい。このような構成とすることにより容量絶縁膜の酸化膜換算膜厚を下げることが可能となる。
また、第１の成膜方法はＭＯＣＶＤ法又はＡＬＤ法であり、第２の成膜方法はスパッタ法であることが好ましい。
本発明の第１の半導体装置の製造方法は、金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するＭＩＭ構造のキャパシタを備える半導体装置の製造方法であって、ＭＯＣＶＤ法により第１の金属化合物膜を形成した後、スパッタ法により第１の金属化合物膜の上に第２の金属化合物膜を積層させて下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする。
本発明の第１の半導体装置の製造方法によると、下部電極が段差被覆性の異なる成膜方法で形成された金属化合物膜の積層構造により形成され、底部の膜厚が側壁部の膜厚よりも厚い下部電極が形成されるため、下部電極の薄膜化に伴う下部電極のシート抵抗の増大を抑制し、キャパシタの容量を増大させた半導体装置を製造することができる。
本発明の第２の半導体装置の製造方法は、金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するＭＩＭ構造のキャパシタを備える半導体装置の製造方法であって、スパッタ法により第１の金属化合物膜を形成した後、ＭＯＣＶＤ法により第１の金属化合物膜の上に第２の金属化合物膜を形成して下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする。
本発明の第２の半導体装置の製造方法によると、第１の半導体装置の製造方法と同様に、下部電極が段差被覆性の異なる成膜方法で形成された金属化合物膜の積層構造により形成され、底部の膜厚が側壁部の膜厚よりも厚い下部電極が形成されるため、下部電極の薄膜化に伴う下部電極のシート抵抗の増大を抑制し、キャパシタの容量を増大させた半導体装置を製造することができる。
本発明の第１又は第２の半導体装置の製造方法において、ＭＯＣＶＤ法は、チタン、ルテニウム又はタンタルを含む原料ガスを用いることが好ましい。
また、本発明の第１又は第２の半導体装置の製造方法において、チタンを含む原料ガスは、テトラジメチルアミノチタン（ＴＤＭＡＴ）であることが好ましい。
また、本発明の第１又は第２の半導体装置の製造方法において、スパッタ法は、窒化チタン、酸化ルテニウム又は窒化タンタルを反応性ガス雰囲気でスパッタ成膜させることが好ましい。
また、本発明の第１及び第２の半導体装置の製造方法において、容量絶縁膜を形成する工程は、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化チタン及び酸化タンタルの少なくとも１つを有する絶縁膜を形成することが好ましい。
本発明の第３の半導体装置の製造方法は、金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するＭＩＭ構造のキャパシタを備える半導体装置の製造方法であって、ＡＬＤ法により第１の金属化合物膜を形成した後、スパッタ法により第１の金属化合物膜の上に第２の金属化合物膜を形成して下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする。
本発明の第３の半導体装置の製造方法によると、第１及び第２の半導体装置の製造方法と同様に、下部電極が段差被覆性の異なる成膜方法で形成された金属化合物膜の積層構造により形成され、底部の膜厚が側壁部の膜厚よりも厚い下部電極が形成されるため、下部電極の薄膜化に伴う下部電極のシート抵抗の増大を抑制し、キャパシタの容量を増大させた半導体装置を製造することができる。
本発明の第４の半導体装置の製造方法によると、金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するＭＩＭ構造のキャパシタを備える半導体装置の製造方法であって、スパッタ法により第１の金属化合物膜を形成した後、ＡＬＤ法により第１の金属化合物膜の上に第２の金属化合物膜を形成して下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする。
本発明の第４の半導体装置の製造方法によると、第１、第２及び第３の半導体装置の製造方法と同様に、下部電極が段差被覆性の異なる成膜方法で形成された金属化合物膜の積層構造により形成され、底部の膜厚が側壁部の膜厚よりも厚い下部電極が形成されるため、下部電極の薄膜化に伴う下部電極のシート抵抗の増大を抑制し、キャパシタの容量を増大させた半導体装置を製造することができる。
本発明の第３又は第４の半導体装置の製造方法において、ＡＬＤ法は、チタン又はタンタルを含む原料ガスを用い、それら金属の窒化にはＮＨ３又はＮ２、Ｈ２ガスもしくはそれらをプラズマ化させたガスを用いることが好ましい。
また、本発明の第３又は第４の半導体装置の製造方法において、チタンを含む原料ガスは四塩化チタン（ＴｉＣｌ４）であり、タンタルを含む原料ガスは五塩化タンタル（Ｔａ２Ｃｌ５）であることが好ましい。
また、本発明の第３又は第４の半導体装置の製造方法において、スパッタ法は、窒化チタン、酸化ルテニウム又は窒化タンタルを反応性ガス雰囲気でスパッタ成膜させることが好ましい。
また、本発明の第３又は第４の半導体装置の製造方法において、容量絶縁膜を形成する工程は、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化チタン及び酸化タンタルの少なくとも１つを有する絶縁膜を形成することが好ましい。
本発明の半導体装置及びその製造方法によれば、下部電極が段差被覆性の異なる成膜方法で形成された金属化合物膜の積層構造により形成され、底部の膜厚が側壁部の膜厚よりも厚い下部電極を形成することができる。このため、下部電極の底部の膜厚が同一の従来の半導体装置に比較して、キャパシタの表面積を拡大することができ、下部電極を従来のＭＯＣＶＤ法のみで形成された下部電極を有するキャパシタと同一の接触抵抗とした場合に、キャパシタの容量を増大させることができる。
以下、本発明の実施形態について図面を参照しながら説明する。ただし、本発明は以下の各実施の形態に限定されない。また、各図面においては、それぞれの厚さ及び長さ等は図面の形成上、実際の形状とは異なり、図示しやすい形状にしている。
（第１の実施形態）
図１（ａ）は本発明の第１の実施形態に係る半導体装置の断面構造を示し、図１（ｂ）は、図１（ａ）の点線で囲んだ部分を拡大して示している。
図１（ａ）は本発明の第１の実施形態に係る半導体装置の断面構造を示し、図１（ｂ）は、図１（ａ）の点線で囲んだ部分を拡大して示している。
図１（ａ）に示すように、第１の実施形態に係る半導体装置は、メモリセル選択用トランジスタ５０及びＭＩＭ構造のキャパシタ５１から構成されている。
メモリセル選択用トランジスタ５０は、半導体基板１の上に形成された素子分離絶縁膜２と、素子分離絶縁膜２に囲まれた活性領域に形成されたゲート絶縁膜３と、ゲート絶縁膜３の上に形成されたゲート電極４と、ゲート電極４をマスクとして不純物拡散により形成された低濃度不純物拡散層５と、ゲート絶縁膜３及びゲート電極４の側面を覆うサイドウォール６と、ゲート電極４及びサイドウォール６をマスクとして不純物拡散により形成された高濃度不純物拡散層７と、ゲート電極４の上部に形成されたシリサイド層８から構成されている。
また、ＭＩＭ構造のキャパシタ５１は、半導体基板１の上に形成された第１の層間絶縁膜１０と、第１の層間絶縁膜１０の上面から下面に貫通するように形成された第１の導電性部材１１と、第１の層間絶縁膜１０の上に形成された第２の層間絶縁膜１２と、第２の層間絶縁膜１２に形成された溝１３と、溝１３の底部と側壁部とを覆うように形成され、且つ、第１の導電性部材１１と電気的に接続される下部電極１４と、下部電極１４及び第２の層間絶縁膜１２を覆う容量絶縁膜１５と、容量絶縁膜１５を覆う上部電極１６から構成されている。ここで、第１の導電性部材１１は下面で高濃度不純物拡散層７と電気的に接続され、上面で下部電極１４と電気的に接続されている。
さらに、上部電極１６の上に第３の層間絶縁膜１７と、第３の層間絶縁膜１７の上面から容量絶縁膜１５の下面に貫通するように形成された第２の導電性部材１８と、第３の層間絶縁膜１７の上に形成された配線層間膜１９と、配線層間膜１９の上面から下面に貫通するように形成され、第２の導電性部材１８と接続された第一配線層２０が形成されている。
また、図１（ｂ）に示すように、下部電極１４は、均等な膜厚で形成された第１の金属化合物膜１４ａと第１の金属化合物膜１４ａの上に底部は厚く、側壁部は薄く形成された第２の金属化合物膜１４ｂとの積層膜で形成されている。溝１３の側壁部の上部付近は、下部電極１４が形成されておらず容量絶縁膜１５で覆われている。
次に、第１の実施形態に係る半導体装置の製造方法について説明する。
図２（ａ）〜（ｂ）、図３（ａ）〜（ｂ）及び図４（ａ）〜（ｂ）は、第１の実施形態の製造工程に係る半導体装置の断面構造を示している。
まず、図２（ａ）に示すように、半導体基板１の上に、ＬＯＣＯＳ（local oxidation of silicon）法又はＳＴＩ（shallow trench isolation）分離法等を用いて素子分離絶縁膜２を形成する。次に、素子分離絶縁膜２に囲まれた活性領域の上に、熱酸化法によりゲート絶縁膜３を形成する。次に、ゲート絶縁膜３の上に、ＣＶＤ法によりポリシリコン膜を成長させ、フォトリソグラフィ法及びドライエッチング法により、ポリシリコン膜をパターンニングしてゲート電極４を形成する。次に、ゲート電極４をマスクとして、ゲート電極４が形成されていない部分の半導体基板１に、フォトリソグラフィ法及びイオン注入法を用いて低濃度不純物拡散層５を形成する。次に、ＣＶＤ法及びエッチング技術を用いて、ゲート絶縁膜３及びゲート電極４の側面にシリコン酸化膜からなるサイドウォール６を形成する。次に、ゲート電極４及びサイドウォール６をマスクとして、半導体基板１におけるサイドウォール６が形成されていない部分に、フォトリソグラフィ法及びイオン注入法を用い、高濃度不純物拡散層７を形成する。その後、ゲート電極４の上に、サリサイド技術によりシリサイド層８を形成する。以上の工程により、メモリセル選択用トランジスタ５０が形成される。なお、以降の工程はシリサイド層８の拡散を抑えるため、４００℃以下の温度で処理する。
次に、図２（ｂ）に示すように、半導体基板１の上に、且つ、メモリセル選択用トランジスタ５０を覆うように、ＣＶＤ法により、第１の層間絶縁膜１０を形成する。この第１の層間絶縁膜１０には、４００℃以下で成膜可能な、例えば高密度プラズマを用いたシリコン酸化膜（ＳｉＯ２）等を用いることが望ましい。次に、フォトリソグラフィ法及びドライエッチング法により、第１の層間絶縁膜１０の上面から下面に貫通し、貫通孔の底面が低濃度不純物拡散層７に接続するコンタクトホールを形成する。次に、そのコンタクトホールに、ＣＶＤ法又はＡＬＤ（Atomic Layer Deposition）法により、バリアメタル及び金属膜からなる導電性部材１１を形成する。ここで、金属膜としてはタングステンを用いることが好ましい。
次に、図３（ａ）に示すように、第１の層間絶縁膜１０の上に、ＣＶＤ法により、第２の層間絶縁膜１２を形成する。ここで、第２の層間絶縁膜１２としては、低温成膜可能な例えば窒化膜を成長させた後、プラズマを用いた第１の層間絶縁膜１０と同じく低温成膜可能なＴＥＯＳ（tetra ethyl ortho silicate）膜等を成長させる。次に、フォトリソグラフィ法及びドライエッチング法により、第２の層間絶縁膜１２に、導電性部材１１に達する溝１３を形成する。
次に、図３（ｂ）に示すように、下部電極を形成する。まず、キャパシタ５１の底部である第２の層間絶縁膜１２に形成された溝１３に露出した導電性部材１１の上部の表層の酸化被膜を除去するため、Ａｒ（アルゴン）プラズマによる表面エッチングを行い、プリクリーン処理を行う。例えば、処理条件として以下の条件で行う。
・チャンバ圧力：０．１３３Ｐａ〜１３．３Ｐａ
・プラズマ電力：５００Ｗ〜２０００Ｗ
・酸化膜に対する除去条件は、シリコン酸化膜に対して１ｎｍ〜１０ｎｍ程度
次に、ＭＯＣＶＤ法によりＴＤＭＡＴを堆積させる。例えば、堆積条件として以下の条件で行う。
・原料ガス：ＴＤＭＡＴ
・チャンバ圧力：１３３Ｐａ〜１３３０Ｐａ
・成膜温度（設定）：３７０℃〜４８０℃
・処理時間：５ｓ〜３０ｓ
・膜厚：２ｎｍ〜５ｎｍ
次に、プラズマ処理を行う。例えば、以下の条件でプラズマ処理を行う。
・プラズマ処理ガス：Ｎ２（５００ｃｍ３／ｍｉｎ〜２０００ｃｍ３／ｍｉｎ）及びＨ２（５００ｃｍ３／ｍｉｎ〜２０００ｃｍ３／ｍｉｎ)
・チャンバ圧力：１３３Ｐａ〜１３３０Ｐａ
・処理時間：１５ｓ〜６０ｓ
・プラズマ電力：５００Ｗ〜２０００Ｗ
次にパージ処理を行う。例えば、パージ処理は以下の条件で行う。
・パージ処理ガス：Ｎ２（５００ｃｍ３／ｍｉｎ〜２０００ｃｍ３／ｍｉｎ）及びＨ２（５００ｃｍ３／ｍｉｎ〜２０００ｃｍ３／ｍｉｎ)
・パージ時間：１５ｓ
このようにして、下部電極となるＴｉＮ膜が形成される。上記のＴＤＭＡＴの堆積、プラズマ処理及びパージ処理を繰り返すことにより所望の膜厚のＴｉＮ膜が形成される。第１の実施形態においては、溝１３に膜厚が５ｎｍ〜１５ｎｍ程度のＴｉＮ膜が形成されるまで上記の処理を繰り返す。
・チャンバ圧力：０．１３３Ｐａ〜１３．３Ｐａ
・プラズマ電力：５００Ｗ〜２０００Ｗ
・酸化膜に対する除去条件は、シリコン酸化膜に対して１ｎｍ〜１０ｎｍ程度
次に、ＭＯＣＶＤ法によりＴＤＭＡＴを堆積させる。例えば、堆積条件として以下の条件で行う。
・原料ガス：ＴＤＭＡＴ
・チャンバ圧力：１３３Ｐａ〜１３３０Ｐａ
・成膜温度（設定）：３７０℃〜４８０℃
・処理時間：５ｓ〜３０ｓ
・膜厚：２ｎｍ〜５ｎｍ
次に、プラズマ処理を行う。例えば、以下の条件でプラズマ処理を行う。
・プラズマ処理ガス：Ｎ２（５００ｃｍ３／ｍｉｎ〜２０００ｃｍ３／ｍｉｎ）及びＨ２（５００ｃｍ３／ｍｉｎ〜２０００ｃｍ３／ｍｉｎ)
・チャンバ圧力：１３３Ｐａ〜１３３０Ｐａ
・処理時間：１５ｓ〜６０ｓ
・プラズマ電力：５００Ｗ〜２０００Ｗ
次にパージ処理を行う。例えば、パージ処理は以下の条件で行う。
・パージ処理ガス：Ｎ２（５００ｃｍ３／ｍｉｎ〜２０００ｃｍ３／ｍｉｎ）及びＨ２（５００ｃｍ３／ｍｉｎ〜２０００ｃｍ３／ｍｉｎ)
・パージ時間：１５ｓ
このようにして、下部電極となるＴｉＮ膜が形成される。上記のＴＤＭＡＴの堆積、プラズマ処理及びパージ処理を繰り返すことにより所望の膜厚のＴｉＮ膜が形成される。第１の実施形態においては、溝１３に膜厚が５ｎｍ〜１５ｎｍ程度のＴｉＮ膜が形成されるまで上記の処理を繰り返す。
次に、ＭＯＣＶＤ法により形成したＴｉＮ膜の上にスパッタ法によるＴｉＮ膜を形成する。スパッタ法によるＴｉＮ膜を形成する前にデガス（脱ガス）・チャンバに導入しＭＯＣＶＤ法により形成したＴｉＮ膜から脱ガスを促進させる。例えば、デガス（脱ガス）条件は、以下の条件で行うことが望ましい。
・デガス・チャンバ温度：２５０℃〜４００℃
・到達真空度：０．１３３Ｐａ以下
このようにして、脱ガス処理を行ったＴｉＮ膜の上にスパッタ法によるＴｉＮ膜を形成する。例えば、スパッタ法によるＴｉＮ膜の形成は以下の条件で行う。
・反応性スパッタガス：Ｎ２（０ｃｍ３／ｍｉｎ〜１００ｃｍ３／ｍｉｎ）
・チャンバ圧力：０．０１３３Ｐａ〜１９．９５Ｐａ
・ＤＣプラズマパワー：１ｋＷ〜１５ｋＷ
・処理時間：３０ｓ〜２００ｓ
・膜厚：５ｎｍ〜１０ｎｍ
上記の過程を経て、ＭＯＣＶＤ法によるＴｉＮ膜の上にスパッタ法によるＴｉＮ膜が積層されて下部電極１４が形成される。このようにして形成された下部電極１４の膜厚は、溝１３の底部に形成される下部電極１４の膜厚が１５ｎｍ〜２０ｎｍ、ＭＯＣＶＤ法によるＴｉＮ膜に対するスパッタ法によるＴｉＮ膜の比率は１：１から１：２程度になり、溝１３の側壁部に形成される下部電極１４の膜厚が１０ｎｍ〜１５ｎｍ、ＭＯＣＶＤ法によるＴｉＮ膜に対するスパッタ法によるＴｉＮ膜の比率は２：１から５：１程度になっている。溝１３に形成される下部電極１４の底部と側壁部において、膜厚及び形成方法による膜厚の比率が異なる原因は、ＭＯＣＶＤ法とスパッタ法とが段差被覆性に相違があることに起因する。つまり、段差被覆性に優れるＭＯＣＶＤ法は、立体キャパシタにおける成膜において底部、側壁部及び側壁部における上部と下部とを問わず、ほぼ同一の膜厚でコンフォーマルに成膜可能であることに対し、スパッタ法は段差被覆性に劣るため、立体キャパシタの成膜において底部及び側壁部の上部に選択的に形成されるためである。
・デガス・チャンバ温度：２５０℃〜４００℃
・到達真空度：０．１３３Ｐａ以下
このようにして、脱ガス処理を行ったＴｉＮ膜の上にスパッタ法によるＴｉＮ膜を形成する。例えば、スパッタ法によるＴｉＮ膜の形成は以下の条件で行う。
・反応性スパッタガス：Ｎ２（０ｃｍ３／ｍｉｎ〜１００ｃｍ３／ｍｉｎ）
・チャンバ圧力：０．０１３３Ｐａ〜１９．９５Ｐａ
・ＤＣプラズマパワー：１ｋＷ〜１５ｋＷ
・処理時間：３０ｓ〜２００ｓ
・膜厚：５ｎｍ〜１０ｎｍ
上記の過程を経て、ＭＯＣＶＤ法によるＴｉＮ膜の上にスパッタ法によるＴｉＮ膜が積層されて下部電極１４が形成される。このようにして形成された下部電極１４の膜厚は、溝１３の底部に形成される下部電極１４の膜厚が１５ｎｍ〜２０ｎｍ、ＭＯＣＶＤ法によるＴｉＮ膜に対するスパッタ法によるＴｉＮ膜の比率は１：１から１：２程度になり、溝１３の側壁部に形成される下部電極１４の膜厚が１０ｎｍ〜１５ｎｍ、ＭＯＣＶＤ法によるＴｉＮ膜に対するスパッタ法によるＴｉＮ膜の比率は２：１から５：１程度になっている。溝１３に形成される下部電極１４の底部と側壁部において、膜厚及び形成方法による膜厚の比率が異なる原因は、ＭＯＣＶＤ法とスパッタ法とが段差被覆性に相違があることに起因する。つまり、段差被覆性に優れるＭＯＣＶＤ法は、立体キャパシタにおける成膜において底部、側壁部及び側壁部における上部と下部とを問わず、ほぼ同一の膜厚でコンフォーマルに成膜可能であることに対し、スパッタ法は段差被覆性に劣るため、立体キャパシタの成膜において底部及び側壁部の上部に選択的に形成されるためである。
第１の実施形態において、ＭＯＣＶＤ法とスパッタ法とを組み合わせてＴｉＮ膜を積層させて下部電極１４を形成すると、溝１３の側壁部の下部電極の膜厚を相対的に薄く形成させ、溝１３の底部の下部電極の膜厚を相対的に厚く形成することができる。このため、従来のＭＯＣＶＤ法のみから形成された下部電極と比較してキャパシタの側壁部の表面積を増加させることが可能である。さらに、溝１３の底部においてコンタクト部分との接触抵抗については、従来のＭＯＣＶＤ法のみから形成された膜と比較して同等以上であることが確認できている。
なお、下部電極１４は、ＴｉＮを材料とするＭＯＣＶＤ法及びスパッタ法の積層膜としたが、ＴｉＮに代えて窒化タンタル（ＴａＮ）又は酸化ルテニウム（ＲｕＯ２）においても、同様にＭＯＣＶＤ法及びスパッタ法による積層膜から下部電極を形成することができる。その場合、ＭＯＣＶＤ法においては、タンタル又はルテニウムを含む原料ガスを用い、スパッタ法においては、ＴａＮ又はＲｕＯ２を反応性ガス雰囲気でスパッタ成膜させることにより下部電極を形成することができる。
次に、下部電極分離を行う。まず、図示は省略するが、下部電極１４の上にレジストを塗布し、マスク無しの前面露光を行う。現像後、溝１３以外の第２の層間絶縁膜１２の上に形成されているＴｉＮ膜をドライエッチング法により除去し、分離された下部電極１４を形成する。その後、溝１３に形成された下部電極１４の表面のレジストをアッシングにより除去する。ここで、レジストをアッシングにより除去する際、下部電極１４の表面が酸素プラズマに暴露され、下部電極１４の表面上に薄い酸化チタンが形成される。これがセル容量の低下及びリーク電流を増大させる原因となるため、これらの改善及び次工程の容量絶縁膜のインキュベーションを安定化させる目的で、アッシングの後に下部電極１４の表面に対して、リモートプラズマ窒化処理を行う。
次に、図４（ａ）に示すように、第２の層間絶縁膜１２及び下部電極１４の上に、ＡＬＤ法を用いて、容量絶縁膜１５を形成する。ここで、容量絶縁膜１５の材料としてはＨｆＯｘ膜を用いる。ＨｆＯｘ膜を形成した後、残留炭素の除去及び膜中の酸素欠損の補償のために酸素プラズマによる表面改質を行う。
ここで、ＡＬＤ法による容量絶縁膜１５の形成について説明する。
図５は、ＡＬＤ法によるＨｆＯｘ膜の形成工程を示した図である。
図５に示すように、ＡＬＤ法は、ＴＥＭＡＨ（Tetra Ethyl Methyl Amino Hafnium）に代表されるハフニウム（Ｈｆ）を含有した有機金属原料を吸着させる工程ＳＡ１、未吸着有機金属原料を排気する工程ＳＡ２、吸着した有機金属原料をＯ３暴露により酸化成膜する工程ＳＡ３、及びＯ３を排気する工程ＳＡ４を含み、上記の工程を繰り返すこと所望の膜厚のＨｆＯｘ膜を形成することができる。第１の実施形態においては、上記の工程を繰り返して４〜８ｎｍ程度の必要な膜厚のＨｆＯＸ膜を得ている。
なお、容量絶縁膜の材料としては上記のＨｆＯｘに代えて、酸化ジルコニウム（ＺｒＯ２）でも良い。また、ＨｆＯｘ又はＺｒＯ２と酸化アルミニウム（Ａｌ２Ｏ３）との積層又は混合膜でも良い。さらに、Ａｌ２Ｏ３に代えて酸化チタン（ＴｉＯ２）又は酸化タンタル（Ｔａ２Ｏ５）との積層又は混合膜でも良い。
次に、図４（ｂ）に示すように、ＣＶＤ法により、容量絶縁膜１５の上に上部電極１６を形成する。ここで、下部電極１６の材料としては、下部電極１４の材料と同様にＴｉＮを用いる。上部電極１６の形成においては、容量絶縁膜１５の非晶質ＨｆＯｘ膜の膜質を損なうことを避けるため、４００℃以下の低温環境での形成が望ましく、上部電極１６のＴｉＮは、スパッタ法、ＭＯＣＶＤ法又はＡＬＤ法によって成膜させる。しかしながら、下部電極の形成において記載したように、段差被覆性に劣るスパッタ法は、立体キャパシタの側壁部への成膜に問題があるため、ＭＯＣＶＤ法又はＡＬＤ法による成膜が望ましい。また、図示は省略するが、ＭＯＣＶＤ法又はＡＬＤ法により容量絶縁膜１５の上にＴｉＮ膜を十分に成長させた後にスパッタ法によるＴｉＮ膜を形成し、ＴｉＮ膜が積層した上部電極１６を形成すれば、上部電極の抵抗率を低減させることができるとともに、スパッタ法により溝１３を埋めるように上部電極１６を形成することも可能であり、上部電極１６の表面段差を低減させることも可能である。
以後の工程については、図示を省略するが、必要に応じて多層の配線層工程及び層間絶縁層工程等を行い所望のデバイスを形成する。例えば、図１（ａ）に示す半導体装置は、以下のように形成する。上部電極１６の上に第３の層間絶縁膜１７を形成する。第３の層間絶縁膜１７は、低温での成膜が可能な方法、例えばプラズマＴＥＯＳ（tetra ethyl ortho silicate）法等により形成する。その後、第３の層間絶縁膜１７、上部電極１６及び容量絶縁膜１５にドライエッチング法を用いてコンタクトホールを形成し、コンタクトホール内にタングステン等を用いて第２の導電性部材１８を形成し、第３の層間絶縁膜１７の上に配線層間膜１９を形成し、配線層間膜１９の上面から下面に貫通し、第２の導電性部材１８に接続するように第一配線層２０を形成する。
なお、第１の実施形態に係る半導体装置は、本来の目的であるメモリ動作のみを想定したデバイスであるが、ロジックデバイスとメモリデバイスを混載した構成等にも適用可能である。
図６は、ロジックデバイスとメモリデバイスとを混載した構成の一例の断面図を示す。
図６に示すように、図２に示したメモリセル選択用トランジスタ５０及びＭＩＭ構造のキャパシタ５１から構成されるメモリデバイス部５２とロジックデバイス部５３とを同一基板上に隣接させて形成している。
ロジックデバイス部５３の形成方法の一例は、第１の実施形態に係る半導体装置の形成方法と同様に行い、第２の導電性部材１８を形成する際にＭＩＭ構造のキャパシタ５１を形成していないメモリセル選択用トランジスタ５０に接続する第３の導電性部材を形成する工程を設けることにより形成できる。
このように、本発明の半導体装置を有する具体的な構成は図１及び図６の実施例に限られるものではなく、あらゆる半導体装置に半導体装置段差被覆性の異なる成膜方法を用いて積層構造を形成した下部電極を有するＭＩＭ構造のキャパシタ５１は応用されるものであり、本発明に含まれるものである。
ここで、下部電極をＭＯＣＶＤ法とスパッタ法との積層膜で形成したキャパシタと従来のＭＯＣＶＤ法の単層膜で形成したキャパシタとの比較について説明する。
比較には、共通のキャパシタ構造となるように、円筒の深さ約５００ｎｍ、穴の径は長辺が約３５０ｎｍ、短辺が約１６０ｎｍである楕円型の円筒型の立体キャパシタであり、ＨｆＯｘからなり物理膜厚が８．０ｎｍ程度の容量絶縁膜及びＭＯＣＶＤ法により形成されたＴｉＮ膜２０ｎｍ程度の上部電極を形成したキャパシタを使用し、ＴｉＮ膜からなる下部電極の底部がＭＯＣＶＤ法及びスパッタ法によりそれぞれ１０ｎｍ積層した２０ｎｍの膜厚を有する積層膜、ＭＯＣＶＤ法で形成した１０ｎｍの単層膜及び１５ｎｍの単層膜を形成した。
図７は上記のそれぞれの下部電極とキャパシタ容量との関係を示し、図８は上記のそれぞれの下部電極と下部電極のシート抵抗との関係を示している。
図７に示すように、ＭＯＣＶＤ法で形成した１０ｎｍの単層膜である下部電極のキャパシタ容量が最大であったが、ＭＯＣＶＤ法１０ｎｍとスパッタ法１０ｎｍとの積層膜２０ｎｍを有するキャパシタ方がＭＯＣＶＤ法で形成した１５ｎｍの単層膜よりもキャパシタ容量が大きく、ＭＯＣＶＤ法で形成した１０ｎｍの単層膜とほぼ同等のキャパシタ容量を有することがわかる。
また、図８に示すように、積層膜であっても膜厚が最も大きいＭＯＣＶＤ法１０ｎｍとスパッタ法１０ｎｍとの積層膜の方がＭＯＣＶＤ法のみで形成した１５ｎｍの単層膜よりもシート抵抗が低いことが判明した。
従って、下部電極をＭＯＣＶＤ法１０ｎｍとスパッタ法１０ｎｍとの積層膜にすることにより、ＭＯＣＶＤ法の単層膜１０ｎｍ又は１５ｎｍの下部電極を有するキャパシタよりもキャパシタ容量と下部電極のシート抵抗との両者の特性が向上したことが確認できた。
なお、下部電極の表面積からキャパシタ容量を計算した予測値は、ＭＯＣＶＤ法１０ｎｍの単層膜のほうが３％程度大きいと試算したが、実際の測定値は、ほぼ同程度のキャパシタの容量値を有することが判明した。このように予測値以上の改善がみられることについては、以下のことが考えられる。
まず、第１に、段差被覆性に劣るスパッタ法により立体キャパシタの側壁部の上部に選択的にＴｉＮ膜が形成されることが関与していると考えられる。
図９（ａ）は、第１の実施形態に係るＭＯＣＶＤ法とスパッタ法との積層膜からなる下部電極の分離加工時の断面構成図であり、図９（ｂ）は、従来のＭＯＣＶＤ法の単層膜からなる下部電極の分離加工時の断面構成図である。
図９（ａ）に示すように、スパッタ法による成膜では、キャパシタの側壁部の上部に張り出すようにしてＴｉＮ膜が形成されるため、その後の下部電極分離加工のエッチングを行う際に、溝１３の側壁部の上部に形成されたＴｉＮ膜のエッチングされる量が図９（ｂ）に示す従来のＭＯＣＶＤ法による単層膜とは異なってくる。すなわち、従来のＭＯＣＶＤ法の単層膜では、溝１３の側壁部に形成されたＴｉＮ膜が下部電極分離加工のエッチングによりかなり後退するのに対して、ＭＯＣＶＤ法とスパッタ法との積層膜では、ＭＯＣＶＤ法の単層膜よりも後退しないため、加工ロスによる表面積の減少が抑えられていると考えられる。
第２に、それぞれの形成方法による表面の形状の違いも関与していると考えられる。一般に、スパッタ法により形成されたＴｉＮ膜の方がＭＯＣＶＤ法により形成されたＴｉＮ膜よりも表面ラフネス（グレイン）が大きいといわれており、このことが表面積の増大に寄与した可能性が考えられる。
このように円筒キャパシタにおいて、段差被覆性の異なる形成方法による積層膜で形成された下部電極は、従来のＭＯＣＶＤ法のみの単層膜で形成された下部電極と比較して、底部の膜厚が側壁部の膜厚よりも厚くなるように形成することができるため、底部においてコンタクト部分との接触抵抗を抑えることが実現できると共に下部電極の表面積を増大させることができる。
（第２の実施形態）
本発明の第２の実施形態は、第１の実施形態における下部電極の形成工程において、ＭＯＣＶＤ法の後にスパッタ法を用いて金属化合物膜であるＴｉＮ膜を積層させたことに対し、スパッタ法によるＴｉＮ膜の形成の後にＭＯＣＶＤ法によりＴｉＮ膜を積層させて、下部電極を形成するものである。他の構成については第１の実施形態と同一であるため、同一の構成要件には同一の符号を附すことにより説明を省略する。
本発明の第２の実施形態は、第１の実施形態における下部電極の形成工程において、ＭＯＣＶＤ法の後にスパッタ法を用いて金属化合物膜であるＴｉＮ膜を積層させたことに対し、スパッタ法によるＴｉＮ膜の形成の後にＭＯＣＶＤ法によりＴｉＮ膜を積層させて、下部電極を形成するものである。他の構成については第１の実施形態と同一であるため、同一の構成要件には同一の符号を附すことにより説明を省略する。
第２の実施形態により下部電極を形成すると、図１（ａ）に示す半導体装置の断面図に差異は認められないが、図１（ａ）の一部を示す拡大図は、図１０である。
図１０に示すように、下部電極１４の形成は、スパッタ法により底部は厚く、側壁部は薄く形成された第１の金属化合物膜１４ａの上に、ＭＯＣＶＤ法により均等な膜厚で形成された第２の金属化合物膜１４ｂが形成されている。
なお、下地が変わることにより、スパッタ法及びＭＯＣＶＤ法の成膜工程の条件を調整する必要があるが、ＭＯＣＶＤ法の前にスパッタ法によってＴｉＮ膜を成膜することには何ら問題はない。
（第３の実施形態）
本発明の第３の実施形態は、第１の実施形態における下部電極の形成工程において、ＭＯＣＶＤ法によるＴｉＮ膜の形成に代えて、ＡＬＤ法によりＴｉＮ膜を形成してスパッタ法との積層膜を形成するものである。他の構成については、第１の実施形態と同一であるため、同一の構成要件には同一の符号を附すことにより説明を省略する。
本発明の第３の実施形態は、第１の実施形態における下部電極の形成工程において、ＭＯＣＶＤ法によるＴｉＮ膜の形成に代えて、ＡＬＤ法によりＴｉＮ膜を形成してスパッタ法との積層膜を形成するものである。他の構成については、第１の実施形態と同一であるため、同一の構成要件には同一の符号を附すことにより説明を省略する。
第３の実施形態により下部電極を形成すると図１（ａ）及び図１（ｂ）に示す半導体装置を形成することができる。ＡＬＤ法によるＴｉＮ膜の形成は、ＭＯＣＶＤ法によるＴｉＮ膜の形成よりもコンフォーマルな成膜が期待できるため、図１（ｂ）に示すようにＭＯＣＶＤ法により均等な膜厚で形成された第１の金属化合物膜１４ａの上に、スパッタ法により底部が厚く側壁部が薄く形成された下部電極を形成することができる。
ＡＬＤ法によるＴｉＮ膜の形成の一例としてＴｉＣｌ４とＮＨ３とを交互に送ることで成膜する方法について、以下に説明する。
図１１は、ＡＬＤ法によるＴｉＮ膜の形成工程を示した図である。
図１１に示すように、第３の実施形態におけるＡＬＤ法は、気化したＴｉＣｌ４をキャパシタ側壁部に吸着させる工程ＳＢ１、未吸着のＴｉＣｌ４を排気する工程ＳＢ２、吸着した有機金属原料をＮＨ３暴露により塩素除去し窒化する工程ＳＢ３、及びＮＨ３を排気する工程ＳＢ４を含み、上記の工程を繰り返すことにより所望の膜厚を得ている。
成膜条件の一例を以下に記載する。
・成膜温度：３００℃〜４００℃
・原料ガス：ＴｉＣｌ４及びＮＨ３
・パージガス：Ａｒ、Ｎ２等
・成膜時圧力：１３．３Ｐａ〜１３３０Ｐａ
・パージ時圧力：１３．３Ｐａ〜１３３０Ｐａ
なお、使用する原料ガスの流量は、バッチ式又は枚様式により異なり、バッチ式の場合は、ＴｉＣｌ４を０．２ｇ／min程度で流し、そのキャリアガスであるＮ２を１０００ｃｍ３／ｍｉｎ〜５０００ｃｍ３／ｍｉｎ程度で流すこととする。また、ＮＨ３及びパージガスのＡｒ及びＮ２は１０００ｃｍ３／ｍｉｎ〜５０００ｃｍ３／ｍｉｎ程度で流すこととする。
・成膜温度：３００℃〜４００℃
・原料ガス：ＴｉＣｌ４及びＮＨ３
・パージガス：Ａｒ、Ｎ２等
・成膜時圧力：１３．３Ｐａ〜１３３０Ｐａ
・パージ時圧力：１３．３Ｐａ〜１３３０Ｐａ
なお、使用する原料ガスの流量は、バッチ式又は枚様式により異なり、バッチ式の場合は、ＴｉＣｌ４を０．２ｇ／min程度で流し、そのキャリアガスであるＮ２を１０００ｃｍ３／ｍｉｎ〜５０００ｃｍ３／ｍｉｎ程度で流すこととする。また、ＮＨ３及びパージガスのＡｒ及びＮ２は１０００ｃｍ３／ｍｉｎ〜５０００ｃｍ３／ｍｉｎ程度で流すこととする。
このようにして形成されるＡＬＤ法によるＴｉＮ膜は、ＭＯＣＶＤ法によるＴｉＮ膜以上に立体キャパシタへのコンフォーマルな成膜が期待できることにある。特に、今後の更なる微細化にともない、円筒キャパシタの内径が縮小されることが考えられ、ＭＯＣＶＤ法を用いた場合、円筒型キャパシタの内部へ均質に被覆できない可能性が懸念されている。原因の１つとしては、ＭＯＣＶＤ法によるＴｉＮ膜の堆積後のプラズマ処理において、プラズマ中の活性種の平均自由工程とキャパシタの円筒径がほぼ同じになるか又はキャパシタの円筒径の方が小さくなると、円筒キャパシタの側壁部のプラズマ改質効果が著しく低下するためである。すなわち、円筒キャパシタの側壁部の不純物の除去が不十分になり、相対的に側壁部の膜厚が厚くなるため、キャパシタの容量の低下量、また、不純物の除去が不十分であるために後工程において脱ガスによる歩留まりの低下等が懸念される。
このように、更なる微細な領域へのＴｉＮ膜の形成は、ＭＯＣＶＤ法に代わりＡＬＤ法を用いることが望ましく、ＡＬＤ法とスパッタ法との積層膜を下部電極とすることで更なる微細領域においても、第１の実施形態と同様の効果を期待することができる。
なお、第３の実施形態においてＴｉＮ膜を形成するＡＬＤ法を説明したが、ＴｉＮ膜に代えてＴａＮ膜をＡＬＤ法及びスパッタ法により積層することも可能であり、この場合のＡＬＤ法は、Ｔａを含む化合物として五塩化タンタル（Ｔａ２Ｃｌ５）を用いればよい。
（第４の実施形態）
本発明の第４の実施形態は、第３の実施形態と同様に下部電極の形成にＡＬＤ法を用いるものであり、第３の実施形態では、ＡＬＤ法によるＴｉＮ膜の形成後にスパッタ法によるＴｉＮ膜を積層することに対し、スパッタ法によるＴｉＮ膜の形成後にＡＬＤ法によるＴｉＮ膜を積層させて下部電極とする方法である。他の構成については、第３の実施形態同様に第１の実施形態と同一であるため、同一の構成要件には同一の符号を附すことにより説明を省略する。
本発明の第４の実施形態は、第３の実施形態と同様に下部電極の形成にＡＬＤ法を用いるものであり、第３の実施形態では、ＡＬＤ法によるＴｉＮ膜の形成後にスパッタ法によるＴｉＮ膜を積層することに対し、スパッタ法によるＴｉＮ膜の形成後にＡＬＤ法によるＴｉＮ膜を積層させて下部電極とする方法である。他の構成については、第３の実施形態同様に第１の実施形態と同一であるため、同一の構成要件には同一の符号を附すことにより説明を省略する。
第４の実施形態により下部電極を形成すると、図１（ａ）に示す半導体装置の断面図に差異は認められないが、図１（ａ）の一部を示す拡大図は、図１０である。
図１０に示すように、下部電極１４の形成は、スパッタ法により底部は厚く、側壁部は薄く形成された第１の金属化合物膜１４ａの上に、ＡＬＤ法により均等な膜厚で形成された第２の金属化合物膜１４ｂが形成されている。
なお、下地が変わることにより、スパッタ法及びＡＬＤ法の成膜工程の条件を調整する必要があるが、ＡＬＤ法の前にスパッタ法によってＴｉＮ膜を成膜することには何ら問題はないことは第２の実施形態と同様である。
本発明に係る半導体装置及びその製造方法は、歩留まりを低下させずにキャパシタ容量を増大でき、ＭＩＭ構造の立体型キャパシタを備える半導体装置及びその製造方法等に有用である。
１ 半導体基板
２ 素子分離絶縁膜
３ ゲート絶縁膜
４ ゲート電極
５ 高濃度不純物拡散層
６ サイドウォール
７ 低濃度不純物拡散層
８ シリサイド層
１０ 第１の層間絶縁膜
１１ 導電性部材
１２ 第２の層間絶縁膜
１３ 溝
１４ 下部電極
１４ａ 第１の金属化合物膜
１４ｂ 第２の金属化合物膜
１５ 容量絶縁膜
１６ 上部電極
１７ 第３の層間絶縁膜
１８ 第２の導電性部材
１９ 配線層間膜
２０ 第一配線層
５０ メモリセル選択用トランジスタ
５１ ＭＩＭ構造のキャパシタ
５２ ロジックデバイス部
５３ メモリデバイス部
２ 素子分離絶縁膜
３ ゲート絶縁膜
４ ゲート電極
５ 高濃度不純物拡散層
６ サイドウォール
７ 低濃度不純物拡散層
８ シリサイド層
１０ 第１の層間絶縁膜
１１ 導電性部材
１２ 第２の層間絶縁膜
１３ 溝
１４ 下部電極
１４ａ 第１の金属化合物膜
１４ｂ 第２の金属化合物膜
１５ 容量絶縁膜
１６ 上部電極
１７ 第３の層間絶縁膜
１８ 第２の導電性部材
１９ 配線層間膜
２０ 第一配線層
５０ メモリセル選択用トランジスタ
５１ ＭＩＭ構造のキャパシタ
５２ ロジックデバイス部
５３ メモリデバイス部
Claims (18)
- 半導体基板の上に形成された導電性部材と、
前記導電性部材と接続された金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するＭＩＭ構造の立体型キャパシタとを備え、
前記下部電極は段差被覆性に優れる第１の成膜方法により形成された第１の金属化合物膜と、前記第１の金属化合物膜よりも段差被覆性が低い第２の成膜方法により形成された第２の金属化合物膜との積層膜からなり、前記下部電極の底部の膜厚は側壁部の膜厚よりも厚いことを特徴とする半導体装置。 - 前記第１の金属化合物膜及び第２の金属化合物膜は、窒化チタン、窒化タンタル又は酸化ルテニウムからなることを特徴とする請求項１に記載の半導体装置。
- 前記下部電極の底部は、前記第１の金属化合物膜と前記第２の金属化合物膜との比率が１：１から１：２であり、前記下部電極の側壁部は、前記第１の金属化合物膜と前記第２の金属化合物膜との比率が２：１から５：１であることを特徴とする請求項１又は２に記載の半導体装置。
- 前記下部電極の底部の膜厚は１５ｎｍ以上且つ２０ｎｍ以下であり、前記下部電極の側面部の膜厚は１０ｎｍ以上且つ１５ｎｍ以下であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
- 前記容量絶縁膜が、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化チタン及び酸化タンタルの少なくとも１つを有することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
- 前記第１の成膜方法はＭＯＣＶＤ法又はＡＬＤ法であり、前記第２の成膜方法はスパッタ法であることを特徴とする請求項１に記載の半導体装置。
- 金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するＭＩＭ構造のキャパシタを備える半導体装置の製造方法であって、
ＭＯＣＶＤ法により第１の金属化合物膜を形成した後、スパッタ法により前記第１の金属化合物膜の上に第２の金属化合物膜を積層させて下部電極を形成する工程と、
前記下部電極の上に前記容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする半導体装置の製造方法。 - 金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するＭＩＭ構造のキャパシタを備える半導体装置の製造方法であって、
スパッタ法により第１の金属化合物膜を形成した後、ＭＯＣＶＤ法により前記第１の金属化合物膜の上に第２の金属化合物膜を形成して前記下部電極を形成する工程と、
前記下部電極の上に前記容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする半導体装置の製造方法。 - 前記ＭＯＣＶＤ法は、チタン、ルテニウム又はタンタルを含む原料ガスを用いることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
- 前記チタンを含む原料ガスは、テトラジメチルアミノチタン（ＴＤＭＡＴ）であることを特徴とする請求項７〜９のいずれか１項に記載の半導体装置の製造方法。
- 前記スパッタ法は、窒化チタン、酸化ルテニウム又は窒化タンタルを反応性ガス雰囲気でスパッタ成膜させることを特徴とする請求項７〜１０のいずれか１項に記載の半導体装置の製造方法。
- 前記容量絶縁膜を形成する工程は、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化チタン及び酸化タンタルの少なくとも１つを有する絶縁膜を形成することを特徴とする請求項７〜１１のいずれか１項に記載の半導体装置の製造方法。
- 金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するＭＩＭ構造のキャパシタを備える半導体装置の製造方法であって、
ＡＬＤ法により第１の金属化合物膜を形成した後、スパッタ法により前記第１の金属化合物膜の上に第２の金属化合物膜を形成して前記下部電極を形成する工程と、
前記下部電極の上に前記容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする半導体装置の製造方法。 - 金属化合物からなる断面凹状の下部電極、容量絶縁膜及び金属化合物からなる上部電極を有するＭＩＭ構造のキャパシタを備える半導体装置の製造方法であって、
スパッタ法により第１の金属化合物膜を形成した後、ＡＬＤ法により前記第１の金属化合物膜の上に第２の金属化合物膜を形成して前記下部電極を形成する工程と、
前記下部電極の上に前記容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする半導体装置の製造方法。 - 前記ＡＬＤ法は、チタン又はタンタルを含む原料ガスを用い、それら金属の窒化にはＮＨ３又はＮ２、Ｈ２ガスもしくはそれらをプラズマ化させたガスを用いることを特徴とする請求項１３及び１４に記載の半導体装置の製造方法。
- 前記チタンを含む原料ガスは四塩化チタン（ＴｉＣｌ４）であり、前記タンタルを含む原料ガスは五塩化タンタル（Ｔａ２Ｃｌ５）であることを特徴とする請求項１３〜１５のいずれか１項に記載の半導体装置の製造方法。
- 前記スパッタ法は、窒化チタン、酸化ルテニウム又は窒化タンタルを反応性ガス雰囲気でスパッタ成膜させることを特徴とする請求項１３〜１６のいずれか１項に記載の半導体装置の製造方法。
- 前記容量絶縁膜を形成する工程は、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化チタン及び酸化タンタルの少なくとも１つを有する絶縁膜を形成することを特徴とする請求項１３〜１７のいずれか１項に記載の半導体装置の製造方法。
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-
2007
- 2007-05-18 JP JP2007132473A patent/JP2008288408A/ja active Pending
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