JP2012104551A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体記憶装置の製造方法は、半導体基板上に窒化チタン膜を有する立体構造の下部電極を形成した後、下部電極の表面に誘電体膜を形成する。誘電体膜の表面に、誘電体膜が結晶成長しない温度で第一の上部電極を形成した後、誘電体膜が結晶成長する温度で熱処理し、誘電体膜の少なくとも一部を多結晶状態に変換する。この後、第一の上部電極表面に第二の上部電極を形成する。
【選択図】図6
Description
半導体基板上に、
窒化チタン膜からなる下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に窒化チタン膜を含む上部電極を形成する工程と、
を含むキャパシタの形成工程を備えた半導体記憶装置の製造方法であって、
前記誘電体膜の少なくとも上部電極と接する膜を、原子層堆積(ALD)法で成膜し、
該成膜された膜上に、該膜の前記ALD法の成膜温度を70℃以上超える温度を付加することなく、第一の窒化チタン膜を成膜し、
前記上部電極の形成工程が、前記第一の窒化チタン膜を熱処理によって第一の多結晶窒化チタンを含む第一の上部電極にする工程と、
前記第一の上部電極表面に多結晶窒化チタン膜を含む第二の上部電極を形成する工程と、
を含む半導体記憶装置の製造方法に関する。
半導体基板上に、
窒化チタン膜からなる下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に窒化チタン膜を含む上部電極を形成する工程と、
を含むキャパシタの形成工程を備えた半導体記憶装置の製造方法であって、
前記誘電体膜の少なくとも上部電極と接する膜を、原子層堆積(ALD)法で成膜し、
該成膜された膜上に、熱処理を経ることなく、第一の窒化チタン膜をALD法で成膜し、
前記上部電極の形成工程が、前記第一の窒化チタン膜を熱処理によって第一の多結晶窒化チタン膜を含む第一の上部電極にする工程と、
前記第一の上部電極表面に多結晶窒化チタン膜を含む第二の上部電極を形成する工程と、
を含む半導体記憶装置の製造方法に関する。
半導体基板上に、
前記半導体基板に接続される下部電極と、
前記下部電極に接して前記下部電極を覆う誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う上部電極と
を有するキャパシタを含む半導体記憶装置であって、
前記上部電極は、前記誘電体膜に接する多結晶窒化チタン膜を含む第一の上部電極と、前記第一の上部電極上に積層される多結晶窒化チタン膜を含む第二の上部電極とを含んで構成される半導体記憶装置に関する。
図1は、シリコン単結晶半導体基板101上に、窒化チタン膜(TiN膜)からなる下部電極102と、同じくTiN膜からなる上部電極104と、上下部電極に挟まれたZrO膜からなる誘電体膜103を有する平坦キャパシタの構造を示している。
(1)半導体基板が設置された反応室にZr原料ガスを導入して下部電極表面に原子層を吸着させるステップ、
(2)気相に残留する原料ガスを窒素パージするステップ、
(3)オゾンを導入して下部電極表面に吸着したZr原料を酸化するステップ、
(4)気相に残留するオゾンを窒素パージするステップ。
上記の結果より、本発明者はZrO膜の2次的な結晶粒成長に伴うクラック発生を防止するためには、ZrO膜の2次的な結晶粒成長を伴わない温度でZrO膜表面を保護膜で被覆し、その後、上部電極としてのCVD−TiN膜を形成すれば良いと考えた。また、保護膜として種々検討した結果、上部電極として用いる窒化チタン(TiN)膜が有望であることを見出した。すなわち、保護膜となる第一の上部電極として、ZrO膜の結晶成長を伴わない温度で形成するTiN膜をZrO膜表面に形成した後、第二の上部電極としてZrO膜の結晶成長を伴う温度で形成するTiN膜を第一の上部電極表面に形成する。
(1)半導体基板が設置された反応室にTi原料ガスを導入して誘電体115の表面に原子層レベルでTi原料ガスを吸着させるステップと、
(2)気相に残留するTi原料ガスを窒素パージするステップと、
(3)プラズマ化したアンモニアを導入して、誘電体115に吸着しているTi原料ガスを窒化するステップと、
(4)気相に残留するアンモニアを窒素パージするステップ
とした。
(1)TiN膜を形成しない0nm(符号D)の場合、最もリーク電流が大きい。
(2)TiN膜を5nm(符号O)とした場合も極めてリーク電流は大きい。
(3)TiN膜を3nm(符号M)とした場合、リーク電流に大きな改善が見られる。しかし、実使用に耐えうる特性としては不十分である。
(4)TiN膜を1〜2nmとした場合には、顕著な効果があり、実使用に耐えうる特性を示している。2nmの場合に最もリーク電流が小さくなっている。
(5)TiN膜をさらに薄くして0.5nmとした場合には、逆にリーク電流は増大しており、この膜厚では保護膜としての効果が得られないことを示している。
第一実施例で説明したように、ZrO膜を誘電体とするキャパシタにおいて、第二の上部電極となるTiN膜は380〜600℃の温度範囲で成膜される。この場合、ZrO膜の2次的な結晶粒成長に伴うクラックの発生を回避するためには、第二の上部電極を成膜する前に微結晶ZrO膜表面をTiN膜からなる保護膜で覆った状態としておくことが必要である。
(1)半導体基板が設置された反応室にTi原料ガスを導入して、下部電極102の表面に原子層レベルで吸着させるステップと、
(2)気相に残留するTi原料ガスを窒素パージするステップと、
(3)オゾンを導入して吸着しているTi原料を酸化するステップと、
(4)気相に残留するオゾンを窒素パージするステップ
とした。
本実施例では、誘電体膜の形成方法として、ZrO膜を2ステップに分けて形成したキャパシタの特性について、図14および図15を用いて説明する。まず、第一の微結晶ZrO膜を形成して、熱処理を施し、多結晶化させた後、その上に第二の微結晶ZrO膜を形成した状態で、第一の上部電極となるTiN膜を積層形成し、第二の上部電極形成時の熱処理により、第二の微結晶ZrO膜および第一の上部電極となる微結晶又は非晶質TiN膜を多結晶に変換する方法を用いる。
まず、半導体基板101をTiN膜形成装置内にセットし、半導体基板101上に、下部電極102となる多結晶TiN膜を形成した。立体構造への適用を考慮して、TiCl4とNH3を反応ガスとするCVD法により形成した。成膜温度は450℃とした。厚さは、10nmとした。このTiN膜は成膜段階で多結晶となっている。TiN膜の形成後、TiN膜形成装置から取り出した。
第二実施例と同様の方法により、第一の誘電体膜となるTiO膜115aを形成した。
第二実施例と同様の方法により、第二の誘電体膜となるZrO膜115bを形成した。
所定数のサイクルを繰り返して厚さ5nmのZrO膜からなる第二の誘電体膜115bを形成した後、同一のALD成膜装置内に保持したまま、温度を380℃まで昇温し、酸素雰囲気下で10分間、熱処理をした。その後、温度を450℃まで昇温し、窒素雰囲気下で10分間、さらに熱処理した。この段階で、第二の誘電体膜115bとなるZrO膜は多結晶化し、図5に示したようにクラックが発生している。第一の誘電体膜115aとなるTiO膜は非晶質状態が維持される。
上記熱処理を行なった後、温度を250℃まで降温し、クラックが発生している第二の誘電体膜表面に第三の誘電体膜115cとなるZrO膜を形成した。TEMAZをZr原料ガスとし、オゾンを反応ガスとして、温度250℃のALD法により、厚さ1nmで形成した。ALD法で成膜した段階のZrO膜115cは微結晶状態となっている。
第三の誘電体膜115cとなるZrO膜を形成した後、同一のALD成膜装置内に保持したまま、第一の上部電極116aとなるTiN膜を形成した。Ti原料ガスとしては、TiCl4、TDMAT(テトラキスジメチルアミノチタン:Ti〔N(CH3)2〕4)、TDEAT(テトラキスジエチルアミノチタン:Ti〔N(C2H5)2〕4)を用いることができる。反応ガスとしてオゾンを用い、温度250℃のALD法により、厚さ1nmで形成した。ALD法で成膜した段階のTiN膜116aは非晶質状態となっている。
第二実施例と同様の方法により、第二の上部電極となるTiN膜を形成した。
半導体基板上に窒化チタン膜からなる下部電極を形成する工程と、
前記下部電極の表面に第一の誘電体膜となる第二の非晶質酸化チタン膜を形成する工程と、
第二の非晶質酸化チタン膜表面に第一の微結晶酸化ジルコニウム膜を形成する工程と、
熱処理して、少なくとも前記第一の微結晶酸化ジルコニウム膜を多結晶酸化ジルコニウム膜からなる第二の誘電体膜に変換する工程と、
前記第二の誘電体膜表面に微結晶状態の第三の誘電体膜を形成する工程と、
前記微結晶状態の第三の誘電体膜の表面に、該第三の誘電体膜の2次的な結晶粒成長を伴わない温度で第一の窒化チタン膜を形成する工程と、
前記第一の窒化チタン膜を形成した後、熱処理によって、前記第一の窒化チタン膜を多結晶窒化チタンを含む第一の上部電極にすると共に、前記第三の誘電体膜を多結晶の第三の誘電体膜に変換する工程と、
前記第一の上部電極表面に多結晶窒化チタン膜を含む第二の上部電極を形成する工程と、
を含んで構成されている。
本実施例では、第三実施例の方法を用いて形成したキャパシタについて、ポストアニール(PA)を施した結果について、図16を用いて説明する。
本実施例では、第一〜第四実施例に記載したキャパシタを有する半導体記憶装置について、図18〜28を用いて説明する。
102 下部電極
103 誘電体膜
104 上部電極
105a、105b、105c 結晶粒
105d 粒界
107 下部電極
109 上部電極
110a 微結晶ZrO膜
110b 多結晶ZrO膜
111 クラック
112 上部電極
115a TiO膜
115、115b、115c ZrO膜
116a 第一の上部電極
116b 第二の上部電極
201 p型シリコン基板
202 nウエル
203、204 pウエル
205 素子分離領域
206、207 スイッチングトランジスタ
208、212 ドレイン
209 ソース
210 ゲート絶縁膜
211 ゲート電極
213、219、222a、222b、226 層間絶縁膜
214 多結晶シリコン
215 金属シリサイド
216 ビット線
217 タングステン
218、230 配線層
220 シリコンプラグ
221 導体プラグ
221a バリヤメタル
221b メタル
222c 支持膜
223 下部電極
223a TiN膜
224 誘電体膜
225 支持膜
225a 第一の上部電極
225b 第二の上部電極
225c 第三の上部電極
225d 第四の上部電極
227 金属ビアプラグ
228 引き出し配線
229 金属プラグ
231 開口
232、232a シリンダホール
234 保護膜
301、302 キャパシタ
I メモリセル領域
II 周辺回路領域
Claims (39)
- 半導体基板上に、
窒化チタン膜からなる下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に窒化チタン膜を含む上部電極を形成する工程と、
を含むキャパシタの形成工程を備えた半導体記憶装置の製造方法であって、
前記誘電体膜の少なくとも上部電極と接する膜を、原子層堆積(ALD)法で成膜し、
該成膜された膜上に、該膜の前記ALD法の成膜温度を70℃以上超える温度を付加することなく、第一の窒化チタン膜を成膜し、
前記上部電極の形成工程が、前記第一の窒化チタン膜を熱処理によって第一の多結晶窒化チタンを含む第一の上部電極にする工程と、
前記第一の上部電極表面に多結晶窒化チタン膜を含む第二の上部電極を形成する工程と、
を含む半導体記憶装置の製造方法。 - 半導体基板上に、
窒化チタン膜からなる下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に窒化チタン膜を含む上部電極を形成する工程と、
を含むキャパシタの形成工程を備えた半導体記憶装置の製造方法であって、
前記誘電体膜の少なくとも上部電極と接する膜を、原子層堆積(ALD)法で成膜し、
該成膜された膜上に、熱処理を経ることなく、第一の窒化チタン膜をALD法で成膜し、
前記上部電極の形成工程が、前記第一の窒化チタン膜を熱処理によって第一の多結晶窒化チタン膜を含む第一の上部電極にする工程と、
前記第一の上部電極表面に多結晶窒化チタン膜を含む第二の上部電極を形成する工程と、
を含む半導体記憶装置の製造方法。 - 前記誘電体膜は、酸化ジルコニウムの単層膜であり、
前記ALD法での成膜段階で微結晶状態であり、
前記第一の窒化チタン膜を第一の多結晶窒化チタン膜を含む第一の上部電極とする熱処理により2次的な結晶粒成長した多結晶状態となる請求項1又は2に記載の半導体記憶装置の製造方法。 - 前記誘電体膜は、下部電極上に形成される酸化チタン膜からなる第一の誘電体膜と、多結晶酸化ジルコニウム膜からなる第二の誘電体膜の積層構造であり、
前記第二の誘電体膜は、前記ALD法での成膜段階で微結晶状態であり、
前記第一の窒化チタン膜を第一の多結晶窒化チタン膜を含む第一の上部電極とする熱処理により2次的な結晶粒成長した多結晶状態となる請求項1又は2に記載の半導体記憶装置の製造方法。 - 前記第一の誘電体膜となる酸化チタン膜の膜厚が、0.4nm以上2nm以下である請求項4に記載の半導体記憶装置の製造方法。
- 前記第一の誘電体膜となる酸化チタン膜は、膜厚が0.4nm以上0.8nm以下であり、非晶質状態で成膜され、前記熱処理後も非晶質である請求項5に記載の半導体記憶装置の製造方法。
- 前記第一の誘電体膜となる酸化チタン膜は、膜厚が1nm以上2nm以下であり、非晶質状態で成膜され、前記熱処理後は多結晶質である請求項5に記載の半導体記憶装置の製造方法。
- 前記多結晶酸化ジルコニウム膜の膜厚は、5nm〜7nmであることを特徴とする請求項4乃至7のいずれか一に記載の半導体記憶装置の製造方法。
- 前記第一の上部電極となる第一の多結晶窒化チタン膜の膜厚が、1〜2nmの範囲である請求項1乃至8のいずれか一に記載の半導体記憶装置の製造方法。
- 前記下部電極上に誘電体膜を形成する工程から、前記誘電体膜上に第一の窒化チタン膜を成膜する工程まで、プロセス温度が300℃以下に保持される請求項1乃至9のいずれか一に記載の半導体記憶装置の製造方法。
- 前記誘電体膜は、下部電極上に形成される酸化チタン膜からなる第一の誘電体膜と、多結晶酸化ジルコニウム膜からなる第二の誘電体膜と、第二の誘電体膜上に形成された第三の誘電体膜の積層膜からなり、
前記第二の誘電体膜は、前記第三の誘電体膜を形成する前に熱処理により緻密化されている請求項1又は2に記載の半導体記憶装置の製造方法。 - 前記第一の誘電体膜となる酸化チタン膜は、膜厚が0.4nm以上2nm以下である請求項11に記載の半導体記憶装置の製造方法。
- 前記第一の誘電体膜となる酸化チタン膜は、膜厚が0.4nm以上0.8nm以下であり、非晶質状態で成膜され、前記第二の誘電体膜の緻密化のための熱処理後にも非晶質である請求項12に記載の半導体記憶装置の製造方法。
- 前記第一の誘電体膜となる酸化チタン膜は、膜厚が1nm以上2nm以下であり、非晶質状態で成膜され、前記第二の誘電体膜の緻密化のための熱処理後は多結晶である請求項12に記載の半導体記憶装置の製造方法。
- 前記第三の誘電体膜の膜厚は1nm〜1.5nmの範囲であり、前記第三の誘電体膜と前記第二の誘電体膜との合計膜厚が5〜7nmの範囲であることを特徴とする請求項11乃至14のいずれか一に記載の半導体記憶装置の製造方法。
- 前記第一の上部電極となる第一の多結晶窒化チタン膜が、1〜2nmの範囲である請求項11乃至15のいずれか一に記載の半導体記憶装置の製造方法。
- 前記第三の誘電体膜は、前記第二の誘電体膜と同一、若しくは異種の誘電体膜であることを特徴とする請求項11乃至16のいずれか一に記載の半導体記憶装置の製造方法。
- 前記第二の誘電体膜の緻密化のための熱処理工程は、350〜380℃の酸化性雰囲気での熱処理を含む請求項11乃至17のいずれか一に記載の半導体記憶装置の製造方法。
- 前記第三の誘電体膜の形成から、該第三の誘電体膜表面に第一の窒化チタン膜を成膜する工程まで、プロセス温度が300℃以下に保持される請求項11乃至18のいずれか一に記載の半導体記憶装置の製造方法。
- 前記下部電極上に誘電体膜を形成する工程から、前記誘電体膜上に第一の窒化チタン膜を成膜する工程まで、同一の装置内で連続して行う請求項1乃至19のいずれか一に記載の半導体記憶装置の製造方法。
- 前記誘電体膜の全て及び第一の上部電極となる第一の窒化チタン膜の成膜を、成膜温度210℃〜280℃のALD法で実施する請求項1乃至20のいずれか一に記載の半導体記憶装置の製造方法。
- 前記第二の上部電極を形成する工程における前記多結晶窒化チタン膜の成膜は、温度が380℃〜600℃のCVD法で行われることを特徴とする請求項1乃至21のいずれか一に記載の半導体記憶装置の製造方法。
- 前記第二の上部電極を形成する工程が、前記第一の上部電極となる第一の窒化チタン膜を多結晶状態に変換する工程の熱処理を兼ねることを特徴とする請求項22に記載の半導体記憶装置の製造方法。
- 前記誘電体膜のSiO2等価換算膜厚(EOT)が0.9nm以下である請求項1乃至23のいずれか一に記載の半導体記憶装置の製造方法。
- 前記下部電極は立体構造である請求項1乃至24のいずれか一に記載の半導体記憶装置の製造方法。
- 前記第二の上部電極を形成する工程の後、ボロンを含有するシリコンゲルマニウム膜からなる第三の上部電極を形成する工程をさらに有することを特徴とする請求項25に記載の半導体記憶装置の製造方法。
- 前記ボロンを含有するシリコンゲルマニウム膜は、成膜温度が400℃〜500℃のCVD法で形成されることを特徴とする請求項26に記載の半導体記憶装置の製造方法。
- 半導体基板上に、
前記半導体基板に接続される下部電極と、
前記下部電極に接して前記下部電極を覆う誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う上部電極と
を有するキャパシタを含む半導体記憶装置であって、
前記上部電極は、前記誘電体膜に接する多結晶窒化チタン膜を含む第一の上部電極と、前記第一の上部電極上に積層される多結晶窒化チタン膜を含む第二の上部電極とを含んで構成される半導体記憶装置。 - 前記誘電体膜は、多結晶酸化ジルコニウム膜からなることを特徴とする請求項28に記載の半導体記憶装置。
- 前記多結晶酸化ジルコニウム膜の膜厚は、5nm以上7nm以下であることを特徴とする請求項29に記載の半導体記憶装置。
- 前記誘電体膜は、前記下部電極に接する酸化チタン膜からなる第一の誘電体膜と、前記第一の誘電体膜上に設けられ多結晶酸化ジルコニウム膜からなる第二の誘電体膜を含むことを特徴とする請求項28に記載の半導体記憶装置。
- 前記酸化チタン膜からなる第一の誘電体膜の膜厚が、0.4nm以上2nm以下である請求項31に記載の半導体記憶装置。
- 前記第一の誘電体膜の膜厚が0.4nm〜0.8nmであり、非晶質酸化チタン膜であることを特徴とする請求項32に記載の半導体記憶装置。
- 前記第一の誘電体膜の膜厚が1nm〜2nmであり、多結晶酸化チタン膜であることを特徴とする請求項32に記載の半導体記憶装置。
- 前記誘電体膜のSiO2等価換算膜厚(EOT)が0.9nm以下である請求項28乃至34のいずれか一に記載の半導体記憶装置。
- 前記第一の上部電極となる多結晶窒化チタン膜の膜厚は、1nm〜2nmであることを特徴とする請求項28乃至35のいずれか一に記載の半導体記憶装置。
- 前記下部電極は立体構造である請求項28乃至36のいずれか一に記載の半導体記憶装置。
- 前記第二の上部電極の上に、ボロンを含有するシリコンゲルマニウム膜からなる第三の上部電極が設けられていることを特徴とする請求項37に記載の半導体記憶装置。
- 前記キャパシタに±1Vの範囲の電圧を印加したときのリーク電流が、1E−7(A/cm2)以下である請求項28乃至38のいずれか一に記載の半導体記憶装置。
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