JP4282450B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は半導体装置の製造方法に関し、特にＭＩＭ型キャパシタの製造方法に関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルは、選択用トランジスタとキャパシタとから成り、微細加工技術の進展によるメモリセルの微細化に伴って、キャパシタの電荷蓄積量の減少が問題となっている。この問題を解決するため、キャパシタを立体化して電極の面積を増加させるとともに、キャパシタ構造をＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｉｌｉｃｏｎ）構造からＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）構造に移行させるべく研究が盛んである。とりわけ、ルテニウム（Ｒｕ）膜を電極としたＭＩＭ型キャパシタは、ルテニウム膜のＣＶＤ（化学的気相成長法）成膜技術、加工技術が急速に進歩してきたため、量産向け技術として注目を集めている。
図２は、ＭＩＭ型キャパシタを有するメモリセルの代表的従来例を示す縦断面図である。この図では、シリコン基板１０の主面を分離絶縁膜２によって区画した活性領域に２つの選択用トランジスタが形成されており、各々の選択用トランジスタは、シリコン基板１０の主面上にゲート絶縁膜３を介して形成されたゲート電極４、及びソース領域、ドレイン領域となる一対の拡散層領域５、６から成り、各々の選択用トランジスタの拡散層領域５は一体として共有化されている。選択用トランジスタは、層間絶縁膜２５、２６上に形成されたビット線８と前記一方の拡散層領域５とが層間絶縁膜２５を貫通するポリシリコンプラグ１２とメタルプラグ７とを介して接続されている。ビット線８は層間絶縁膜２１に覆われ、この層間絶縁膜２１上に形成された層間絶縁膜２２に設けられた孔内に下部電極としてルテニウム膜４１と、上部電極としてルテニウム膜６１と、容量絶縁膜として酸化タンタル膜５１とを積層してキャパシタが構成されている。下部電極４１はその底面でバリアメタル膜３２と接続され、バリアメタル膜３２はその下面でコンタクトメタル膜３１を介してポリシリコンプラグ１１と接続され、さらにポリシリコンプラグ１１はその下方のポリシリコンプラグ１２を介してトランジスタの拡散層領域６に接続されている。また、上部電極のルテニウム膜６１上には、第一層配線８６が形成され、両者は層間絶縁膜２７を貫通して形成された接続プラグ８１によって接続されている。
図２に示すメモリセルのうち、ＭＩＭ型キャパシタの部分の製造方法の第一の従来例を、図３乃至図１４を用いて説明する。層間絶縁膜２１を貫通したコンタクト孔をポリシリコン膜で埋め込んだ後、エッチバックしてポリシリコンプラグ１１を形成する（図３）。ポリシリコンプラグ１１上面のリセス部分にチタン膜と、バリアメタル膜として窒化チタン膜３２を形成する。その後、窒素雰囲気中での熱処理を施してチタン膜とポリシリコンとを反応させて、チタンシリサイド膜３１を形成する。つづいて、ＣＭＰ（化学的機械的研磨）法により、リセス外のバリアメタル膜を除去する（図４）。次に、層間絶縁膜２２を形成し、該層間絶縁膜２２を貫くシリンダ孔９２を形成し、該シリンダ孔９２の底面部分にバリアメタル膜３２の表面を露出させる（図５）。
次に、下部電極としてルテニウム膜４１をスパッタ法とＣＶＤ法により形成する（図６）。つづいて、ホトレジスト膜９９を孔内に形成して（図７）、孔内のルテニウム膜を保護しつつ、孔上部のルテニウム膜をエッチバック除去して（図８）、ホトレジスト膜９９を除去してコップ型の下部電極４１を得る（図９）。次に、酸化タンタル膜５１をＣＶＤ法により形成し、該酸化タンタル膜５１を改質するための熱処理を行う（図１０）。つづいて、上部電極としてスパッタ法とＣＶＤ法によりルテニウム膜６１を形成し（図１１）、このルテニウム膜６１をホトリソグラフィー技術とドライエッチング技術により、上部電極形状に加工し（図１２）、層間絶縁膜２７を形成した（図１３）。該層間絶縁膜２７は、ＴＥＯＳ（テトラ・エチル・オルト・シリケート）と酸素（Ｏ２）を原料ガスとして用いたプラズマＣＶＤ法により形成した。同方法は層間絶縁膜（ＳｉＯ２膜）を低コストかつ低温（≦４００℃）で形成できるため普及しているが、カバレッジ（埋め込み性）が十分でないため上部電極間には空洞９５が形成された。
ルテニウム膜は、貴金属材料の中ではドライエッチング加工しやすい材料であり、例えば酸素雰囲気中、あるいは塩素と酸素の混合ガス雰囲気中でエッチングすることができる。ところが、下部電極にルテニウム膜を用いた場合、エッチング加工時にその一部が酸化するが、これに起因してリーク電流が増大するという問題が生じる。すなわち、下部電極の一部がルテニウムの酸化物となった状態で、その上に容量絶縁膜を形成すると、容量絶縁膜の改質のための熱処理時に、ルテニウムの酸化物がさらに変質、変形或いは収縮するため、容量絶縁膜に応力が加わり、リーク電流が増大する。
このようなルテニウムの酸化物に起因したリーク電流の増大を防止する方法として、第一のルテニウム膜を下部電極形状に加工した後に、該第一のルテニウム膜４１の表面に緩衝膜（保護膜）としての役割を担う第二のルテニウム膜４３を選択的に成長させる方法が、以下の特許文献１に記載されている。この方法によると、下部電極のルテニウム膜の表面の酸化物に起因した、キャパシタのリーク電流特性の劣化が防止された点で一応の効果を奏している（図１４）。
特開２００１−３１３３７９号公報
しかしながら、図１４に示す従来例では、下部電極表面の酸化物に起因したリーク電流の増大については防止されているものの、上部電極の酸化に起因したリーク電流の増大を防止することができない。すなわち、上部電極のエッチング加工時にもルテニウム膜の一部が酸化物に変質するが、キャパシタ形成後の還元性雰囲気での熱処理を伴う工程で、酸化物が還元されて再度ルテニウム膜になる。このとき体積収縮を伴うため上部電極の密度が疎になるため、還元性ガスが上部電極のルテニウム膜を透過して、酸化タンタル膜を還元し、また酸化タンタル膜中に水素が含まれるようになる。その結果、リーク電流が増大する問題が生じる。
そこで、本発明の主な目的は、上部電極のルテニウム膜の酸化に起因してキャパシタのリーク電流が増大しない新規なＭＩＭ型キャパシタを製造する方法を提供することにある。
上記目的を達成するために、本発明の半導体装置の製造方法の第一態様は、
半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有し、前記上部電極は、ルテニウム、白金、イリジウムから選択される一つの材料で構成されるメモリセルからなる半導体装置の製造方法であって、
容量絶縁膜を形成する工程と、
上部電極膜を形成する工程と、
該上部電極膜に密着して上部電極保護膜を形成する工程と、
該上部電極保護膜と該上部電極膜を上部電極形状にエッチング加工する工程とを有し、
該上部電極保護膜が酸化タンタル膜であり、
該酸化タンタル膜の成膜が、第一の成膜工程と、該第一の成膜工程よりも成膜速度の大きな第二の成膜工程よりなり、該第一の成膜工程の成膜温度が、該第二の成膜工程の成膜温度よりも低いことを特徴とするものである。
又、第二の態様は、
半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有し、前記上部電極は、ルテニウム、白金、イリジウムから選択される一つの材料で構成されるメモリセルからなる半導体装置の製造方法であって、
容量絶縁膜を形成する工程と、
上部電極膜を形成する工程と、
該上部電極膜に密着して上部電極保護膜を形成する工程と、
該上部電極保護膜と該上部電極膜を上部電極形状にエッチング加工する工程とを有し、
該上部電極保護膜が酸化タンタル膜であり、
該酸化タンタル膜の成膜が、第一の成膜工程と、該第一の成膜工程よりも成膜温度の高い第二の成膜工程とからなることを特徴とするものである。
半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有し、前記上部電極は、ルテニウム、白金、イリジウムから選択される一つの材料で構成されるメモリセルからなる半導体装置の製造方法であって、
容量絶縁膜を形成する工程と、
上部電極膜を形成する工程と、
該上部電極膜に密着して上部電極保護膜を形成する工程と、
該上部電極保護膜と該上部電極膜を上部電極形状にエッチング加工する工程とを有し、
該上部電極保護膜が酸化タンタル膜であり、
該酸化タンタル膜の成膜が、第一の成膜工程と、該第一の成膜工程よりも成膜速度の大きな第二の成膜工程よりなり、該第一の成膜工程の成膜温度が、該第二の成膜工程の成膜温度よりも低いことを特徴とするものである。
又、第二の態様は、
半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有し、前記上部電極は、ルテニウム、白金、イリジウムから選択される一つの材料で構成されるメモリセルからなる半導体装置の製造方法であって、
容量絶縁膜を形成する工程と、
上部電極膜を形成する工程と、
該上部電極膜に密着して上部電極保護膜を形成する工程と、
該上部電極保護膜と該上部電極膜を上部電極形状にエッチング加工する工程とを有し、
該上部電極保護膜が酸化タンタル膜であり、
該酸化タンタル膜の成膜が、第一の成膜工程と、該第一の成膜工程よりも成膜温度の高い第二の成膜工程とからなることを特徴とするものである。
本発明により得られる効果を簡単に説明すれば、下記の通りになる。
（１）本発明によれば、上部電極のルテニウム膜を損傷（酸化、空洞形成）すること無く、エッチング加工することができる効果が有る。
（２）本発明によれば、上記効果（１）により、水素処理に起因して、キャパシタのリーク電流の増加を抑制する効果がある。
（３）本発明によれば、上記効果（２）により、ＭＩＭ型キャパシタの信頼性を向上するという効果がある。
（４）本発明によれば、上記効果（３）により、ＭＩＭ型キャパシタを有するデバイス（ＤＲＡＭなど）の信頼性を向上するという効果がある。
（１）本発明によれば、上部電極のルテニウム膜を損傷（酸化、空洞形成）すること無く、エッチング加工することができる効果が有る。
（２）本発明によれば、上記効果（１）により、水素処理に起因して、キャパシタのリーク電流の増加を抑制する効果がある。
（３）本発明によれば、上記効果（２）により、ＭＩＭ型キャパシタの信頼性を向上するという効果がある。
（４）本発明によれば、上記効果（３）により、ＭＩＭ型キャパシタを有するデバイス（ＤＲＡＭなど）の信頼性を向上するという効果がある。
本発明の上記および他の目的、特徴および利点を明確にすべく、添付した図面を参照しながら、本発明の実施の形態を以下に詳述する。
（１）製造方法
本発明の一実施の形態であるＭＩＭキャパシタの製造方法について、更に、図１５乃至図２１を用いて説明する。
本発明の一実施の形態であるＭＩＭキャパシタの製造方法について、更に、図１５乃至図２１を用いて説明する。
まず、従来例と同様の方法で、層間絶縁膜２１、ポリシリコンプラグ１１、バリアメタル膜３２、層間絶縁膜２２、シリンダ孔９２等を順次形成した（図５参照）。その後、下部電極として２０ｎｍ厚のルテニウム膜４１をスパッタ法とＣＶＤ法により形成した（図６参照）。ここではＰＣＭスパッタ法により形成したルテニウム膜をシード層（種層）として、ＣＶＤ法によりルテニウム膜を形成した（図７参照）。ＰＣＭスパッタ法を用いれば、下部電極４１の底部に形成されるルテニウム膜は粒界密度が小さく、下部電極を通した酸素の拡散が抑制されるため、後の容量絶縁膜の熱処理工程においてバリアメタル膜が酸化される問題が生じない。ＣＶＤ法によるルテニウム膜の形成は、エチル・シクロ・ペンタジエニル・ルテニウム（Ｒｕ（Ｃ２Ｈ５Ｃ５Ｈ４）２）と酸素を原料ガスとして用い、成膜温度は３２０℃、全圧力は４００Ｐａの条件で行った。次に、ホトレジスト膜を孔内に形成して、孔内のルテニウム膜を保護しつつ、孔上部のルテニウム膜をエッチバック除去し（図８参照）、次に、ホトレジスト膜を除去してコップ型の下部電極４１を得た（図９参照）。その後、ルテニウム膜４１を水素雰囲気中（窒素希釈２０％）で熱処理した。この熱処理の目的は、後の熱処理時にルテニウム膜が収縮・変形し、リーク電流増大の問題を引き起こさないよう、予めルテニウム膜を緻密化させ、かつ配向性を向上しておくためである。また、水素雰囲気中で熱処理を行うのは、ルテニウム膜に含まれる酸化ルテニウム及び不純物の脱離を促進して、緻密性と配向性をより向上するためである。
次に、１５ｎｍ厚の酸化タンタル膜５１をＣＶＤ法により形成し、酸化タンタル膜５１を改質するための熱処理を行った（図１０参照）。この熱処理は４１０℃のオゾン雰囲気中で１０分間行った。熱処理をオゾン雰囲気中で行うのは、オゾンが酸素、酸化窒素など他の酸化性ガスよりも酸化力が強く、酸化タンタル膜を十分に改質できるためである。また、熱処理温度は３６０℃以上４６０℃以下の範囲が望ましい。その理由は、３６０℃より低温では酸化タンタル膜が十分に改質されず、一方４６０℃より高温では下部電極のルテニウム膜が酸化し、いずれの場合もキャパシタのリーク電流が増大するためである。
次に、上部電極として、スパッタ法とＣＶＤ法によりルテニウム膜６１を形成した後、その上に上部電極保護膜としてＣＶＤ法により第二の酸化タンタル膜５６を形成した（図１５）。
つづいて、第二の酸化タンタル膜５６とルテニウム膜６１とを、ホトリソグラフィー技術とドライエッチング技術により、上部電極形状に加工した（図１６）。第二の酸化タンタル膜５６とルテニウム膜６１の加工法としては２つの方法が有る。すなわち、（１）ホトレジスト膜をマスクとして第二の酸化タンタル膜５６とルテニウム膜６１を一度にエッチングする方法と、（２）ホトレジスト膜をマスクとして第二の酸化タンタル膜５６をエッチングして、ホトレジストをアッシング法等によって除去した後、第二の酸化タンタル膜５６をマスクとしてルテニウム膜をエッチングする方法、の２つである。（１）はエッチングプロセスが簡便である反面、微細パターン加工の精度が劣るという欠点がある。一方、（２）はエッチングプロセスが複雑である反面、微細パターン加工の精度に優位性がある。必要とされるパターン加工精度とプロセス・コストを勘案して、プロセスを選択すれば良い。さらに（２）の場合、酸化タンタル膜５６のエッチング時にエッチングガスとして塩素（Ｃｌ２）と三塩化ホウ素（ＢＣｌ３）を用いれば、ルテニウム膜６１は実質的にエッチングされないので高い加工優位性が得られる。また、ルテニウム膜６１のエッチング時にエッチングガスとして酸素と塩素（Ｃｌ２）を用いれば、酸化タンタル膜５６は実質的にエッチングされないので、やはり高い加工優位性が得られる。
その後、層間絶縁膜２７を形成し（図１７）、開孔した接続孔内に接続プラグ８１を埋め込み、第一層配線８６を形成した（図１）。
なお、本実施例ではバリアメタル膜として窒化チタン膜を用いているが、代わりに窒化タンタル膜、窒化タングステン膜、窒化タングステンシリサイド膜、窒化タンタルシリサイド膜、窒化チタンシリサイド膜、窒化チタンアルミニウム膜などを用いても良い。また、下部電極と上部電極としてルテニウム膜に代えて白金、イリジウムを用いても良い。また、容量絶縁膜として、酸化タンタル膜に代えて酸化アルミニウム膜、チタン酸ストロンチウム（ＳＴＯ）膜、チタン酸バリウムストロンチウム（ＢＳＴ）膜、酸化ハフニウム膜、酸化珪化ハフニウム膜などを用いても良いし、また、これらの膜を複数積層したものを用いても良い。
（２）特性評価・解析結果
（２−１）キャパシタ特性
前項のキャパシタの特性評価結果・解析結果について詳述する。以下に述べる実験条件は、特記事項以外は上記キャパシタの製造方法に従った。
（２）特性評価・解析結果
（２−１）キャパシタ特性
前項のキャパシタの特性評価結果・解析結果について詳述する。以下に述べる実験条件は、特記事項以外は上記キャパシタの製造方法に従った。
まず、キャパシタのＩ−Ｖ特性を調べた。ここでは、図１８に示す断面構造を有するキャパシタの２７４ｋビットの並列アレイＴＥＧを用いた。バリアメタル膜の電位（Ｂ）を固定して上部電極（Ａ）に電圧を印加し、バリアメタル膜と上部電極の間の電流を測定した。
図１９はＩ−Ｖ特性の評価結果を示す。上部電極保護膜（酸化タンタル膜）を有しない場合（従来の技術：図１２相当）、水素処理前のリーク電流は１e−９Ａ／ｃｍ２（±１Ｖでの値、以下同じ、また実用範囲は、１ｅ−８Ａ／ｃｍ２以下）以下であるが、水素処理（４５０℃、３０分、以下同じ）後にはリーク電流が増大した。特に測定温度が９０℃（ＤＲＡＭの動作温度相当）の場合には、５e−７Ａ／ｃｍ２まで増大した（図１９（ａ）と（ｂ））。一方、上部電極保護膜を有する場合（図１８）、水素処理後でもリーク電流は１e−９Ａ／ｃｍ２以下であり（図１９（ｃ）と（ｄ））、実用的に十分にリーク電流が抑えられている。
（２−２）断面ＴＥＭ解析結果、及びリーク電流増大メカニズムの考察
従来の技術（上部電極保護膜が無い場合）における、水素処理によるリーク電流増大のメカニズムを明らかにするため、断面ＴＥＭ（透過型電子顕微鏡）による解析を行った。図１３における「Ｃ」部を模して、図２０（ａ）及び（ｂ）に示す構造の分析用試料を作成した。また、同試料を上部電極加工に相当するエッチング雰囲気に曝した後の状況を、図２０（ｃ）及び（ｄ）に示す。ここで、エッチング雰囲気は、以下の２段のステップより成る。
従来の技術（上部電極保護膜が無い場合）における、水素処理によるリーク電流増大のメカニズムを明らかにするため、断面ＴＥＭ（透過型電子顕微鏡）による解析を行った。図１３における「Ｃ」部を模して、図２０（ａ）及び（ｂ）に示す構造の分析用試料を作成した。また、同試料を上部電極加工に相当するエッチング雰囲気に曝した後の状況を、図２０（ｃ）及び（ｄ）に示す。ここで、エッチング雰囲気は、以下の２段のステップより成る。
第１のステップ
雰囲気 ： 塩素（Ｃｌ２）と酸素（Ｏ２）の混合ガス
温度 ： ５０℃
圧力 ： １．５Ｐａ
主目的： ルテニウム（Ｒｕ）膜のエッチング
第２のステップ
雰囲気 ： 四塩化炭素（ＣＦ４）と酸素（Ｏ２）の混合ガス
温度 ： １５０℃
圧力 ： １００Ｐａ
主目的： レジスト膜の除去（アッシング）
エッチング雰囲気に曝した後は、新たに異種層と及び空洞が形成されていることがわかった。また、この異種層は電子線回折分析の結果、二酸化ルテニウム（ＲｕＯ２）層であることがわかった。ルテニウム膜は、容易に酸化されて四酸化ルテニウム（ＲｕＯ４）となって気化する。このときに、ルテニウム膜中に空洞が形成されたと考えられる。また、一旦気化したＲｕＯ４がルテニウム膜に再付着して分解（あるいは不均化）し、ＲｕＯ２層を形成したと考えられる。
雰囲気 ： 塩素（Ｃｌ２）と酸素（Ｏ２）の混合ガス
温度 ： ５０℃
圧力 ： １．５Ｐａ
主目的： ルテニウム（Ｒｕ）膜のエッチング
第２のステップ
雰囲気 ： 四塩化炭素（ＣＦ４）と酸素（Ｏ２）の混合ガス
温度 ： １５０℃
圧力 ： １００Ｐａ
主目的： レジスト膜の除去（アッシング）
エッチング雰囲気に曝した後は、新たに異種層と及び空洞が形成されていることがわかった。また、この異種層は電子線回折分析の結果、二酸化ルテニウム（ＲｕＯ２）層であることがわかった。ルテニウム膜は、容易に酸化されて四酸化ルテニウム（ＲｕＯ４）となって気化する。このときに、ルテニウム膜中に空洞が形成されたと考えられる。また、一旦気化したＲｕＯ４がルテニウム膜に再付着して分解（あるいは不均化）し、ＲｕＯ２層を形成したと考えられる。
このように形成された空洞を介して、後の水素処理時に容易に水素が容量絶縁膜（酸化タンタル膜）に到達し、容量絶縁膜中に酸素欠損が形成され、また水素を含有するため、リーク電流が増大すると考えられる。また、ＲｕＯ２層が水素と作用することで、再度ルテニウム（Ｒｕ）に還元される。そのため、さらに空洞が形成されたり、応力変化が生じることも、リーク電流増大の原因となると考えられる。
一方、上部電極保護膜を形成した場合、ルテニウム膜がエッチング雰囲気に曝されないため、四酸化ルテニウム（ＲｕＯ４）や空洞が形成され無い。そのため、水素処理によりリーク電流が増大することはない。
（２−３）上部電極保護膜の材料・形成法とキャパシタ特性の関係
上部電極保護膜の材料と形成方法と、キャパシタ特性の関係を調べた。その結果を、図２１にまとめた。
上部電極保護膜の材料と形成方法と、キャパシタ特性の関係を調べた。その結果を、図２１にまとめた。
上部電極保護膜の成膜を還元雰囲気で行った場合には、水素処理の前後に依らず、リーク電流が大きい（＞１ｅ−８Ａ／ｃｍ２）。上部電極保護膜の成膜時に、容量絶縁膜（酸化タンタル膜）中に酸素欠損が形成され、また水素を含有することで、リーク電流が増大したと考えられる。また、上部電極保護膜の成膜時にプラズマ処理を伴う場合も、水素処理の前後に依らず、リーク電流が大きい。プラズマ処理に伴い、容量絶縁膜が損傷されたことが原因と考えられる。また、酸化アルミニウム膜を上部電極保護膜とした場合のうち、原料のＣＶＤガスとして酸素（Ｏ２）を用いた場合には、リーク電流が増大した。これは、成膜温度が６００℃と高いため、容量絶縁膜の酸化タンタル膜が一部結晶化したためと考えられる。さらに、原料のＣＶＤガスとしてオゾン（Ｏ３）を用いた場合は、水素処理後にリーク電流が増大した。解析の結果、上部電極のルテニウム（Ｒｕ）膜と酸化アルミニウム膜の界面に二酸化ルテニウム（ＲｕＯ２）層が形成されていることが分かった。ルテニウム（Ｒｕ）膜がオゾンにより酸化されて二酸化ルテニウム（ＲｕＯ２）層が形成され、この二酸化ルテニウム（ＲｕＯ２）層が水素処理時に収縮したことに起因して、リーク電流が増大したと考えられる。
以上のように、上部電極保護膜としては、還元雰囲気ではなく、かつプラズマ処理を伴わずに、かつ５００℃程度以下の低温で形成できる膜が適している。また、上部電極保護膜の形成法としては、オゾンをＣＶＤガスとして用いないものが適している。このように、酸化タンタル膜が最も、又、オゾンをＣＶＤガスとして用いる酸化アルミニウム膜がそれに続いて、上部電極保護膜としては適している。
なお、酸化アルミニウム膜は、トリメチルアルミニウム（Ａｌ(ＣＨ３)３）と酸素を原料ガスに用いて形成することもできるし、又、トリメチルアルミニウム（Ａｌ(ＣＨ３)３）とオゾンを原料ガスに用いて形成することもできる。
（２−４）酸化タンタル膜の形成法とキャパシタ特性の関係
通常、酸化タンタル膜の成膜は、ペンタエトキシタンタル（Ｔａ(ＯＣ２Ｈ５)５）と酸素を原料ガスとして用いて４４０℃程度で行う。この温度で成膜するのは、これより高いとカバレッジが悪いためである。一方、これより低いと成膜速度が小さく生産性が悪いため、また、膜中に水素や炭素などの不純物を含みやすくリーク電流が大きくなるためである。
通常、酸化タンタル膜の成膜は、ペンタエトキシタンタル（Ｔａ(ＯＣ２Ｈ５)５）と酸素を原料ガスとして用いて４４０℃程度で行う。この温度で成膜するのは、これより高いとカバレッジが悪いためである。一方、これより低いと成膜速度が小さく生産性が悪いため、また、膜中に水素や炭素などの不純物を含みやすくリーク電流が大きくなるためである。
酸化タンタル膜をルテニウム膜上に成膜する場合には、成膜初期にルテニウム膜の触媒作用に起因して、成膜温度が急激かつ異常に上昇して、ルテニウム膜が酸化したり、酸化タンタル膜がカバレッジ悪く形成される異常現象が起こることが有る。この異常現象を引き起こさないため、以下の方策が有効である。
成膜初期に４４０℃よりも低温において、初期層を低成長速度で成膜する第一の成膜ステップと、４４０℃程度で高成長速度で成膜する第二の成膜ステップから成る二段階での成膜を行うのが、異常現象を抑制し、かつ生産性を確保する上で有効である。低温では、ルテニウム膜の酸化、酸化タンタル膜のカバレッジ劣化の異常現象が起こりにくいからである。また、一旦ルテニウム膜の表面を酸化タンタル膜で被覆してしまえば、その上で４４０℃での成膜を行っても、ルテニウム膜の触媒作用に起因した異常現象は起こらないためである。
第一の成膜ステップは、３５０℃乃至４００℃で行うのが、生産性及び膜中不純物の観点から望ましい。また、初期層の膜厚は０．１ｎｍ乃至２ｎｍで十分である。また、別の形成方法として、成膜初期にペンタエトキシタンタル（Ｔａ(ＯＣ２Ｈ５)５）のみを成膜装置内に導入したり、酸素の流量を小さくする方法も有効である。いずれも場合も、異常現象を引き起こすこと無く初期層を形成できるからである。
更に、第一の成膜ステップの酸素流量が、第二の成膜ステップの酸素流量よりも、小さくすることも、成膜上望ましい。
本発明の一実施の形態であるＭＩＭキャパシタの製造方法について、図２２乃至図２６を用いて説明する。
本実施例は、上部電極のルテニウム膜上にもう一層の別の低抵抗膜を積層した構造についてのものである。このような上部電極構造をＤＲＡＭに用いた場合、特開２００１−１４２６６号公報に記載されているように、その動作速度の向上が可能である。この低抵抗膜としては、スパッタ法により形成されたタングステン膜が適している。タングステン膜は１０μΩ・ｃｍ程度の低抵抗膜であるからである。また、ＣＶＤ法ではなくスパッタ法で形成するのは、ＣＶＤ法では原料ガスの水素（Ｈ２）に起因して、キャパシタのリーク電流が増大するからである。また、上部電極のルテニウム膜の加工時には、タングステン膜をハードマスクとして用いることもできる。本実施例では、上部電極をルテニウム膜とタングステン膜の積層構造とし、上部電極保護膜として酸化タンタル膜を適用した例を示す。
（１）製造方法
まず、従来例と同様の方法で、層間絶縁膜２１、ポリシリコンプラグ１１、バリアメタル膜３２、層間絶縁膜２２、シリンダ孔９２、下部電極（ルテニウム膜）４１、容量絶縁膜（酸化タンタル膜）５１、上部電極のルテニウム膜６１等を順次形成した（図１１参照）。その上にスパッタ法でタングステン膜７１を形成した（図２２）。タングステン膜は、その形成法に起因してカバレッジが悪く、キャパシタの上部には形成されたが、キャパシタの内部には空洞９５が形成された。さらにその上に、上部電極保護膜としてＣＶＤ法により第二の酸化タンタル膜５６を形成した（図２３）。
（１）製造方法
まず、従来例と同様の方法で、層間絶縁膜２１、ポリシリコンプラグ１１、バリアメタル膜３２、層間絶縁膜２２、シリンダ孔９２、下部電極（ルテニウム膜）４１、容量絶縁膜（酸化タンタル膜）５１、上部電極のルテニウム膜６１等を順次形成した（図１１参照）。その上にスパッタ法でタングステン膜７１を形成した（図２２）。タングステン膜は、その形成法に起因してカバレッジが悪く、キャパシタの上部には形成されたが、キャパシタの内部には空洞９５が形成された。さらにその上に、上部電極保護膜としてＣＶＤ法により第二の酸化タンタル膜５６を形成した（図２３）。
つづいて、第二の酸化タンタル膜５６とタングステン膜７１とルテニウム膜６１とを、ホトリソグラフィー技術とドライエッチング技術により上部電極形状に加工した（図２４）。ここでは、（１）ホトレジスト膜をマスクとして第二の酸化タンタル膜５６とタングステン膜７１とルテニウム膜６１を一度にエッチングしても良いし、（２）ホトレジスト膜をマスクとして第二の酸化タンタル膜５６をエッチングして、ホトレジスト膜をアッシング法等によって除去した後、第二の酸化タンタル膜５６をマスクとしてタングステン膜７１とルテニウム膜６１をエッチングしても、（３）ホトレジスト膜をマスクとして第二の酸化タンタル膜５６とタングステン膜７１をエッチングして、ホトレジスト膜をアッシング法等によって除去した後、第二の酸化タンタル膜５６とタングステン膜７１をマスクとしてルテニウム膜６１をエッチングしても良い。必要とされるパターン加工精度とプロセス・コストを勘案して、プロセスを選択すれば良い。
その後、層間絶縁膜２７を形成し（図２５）、層間絶縁膜２７に開孔した接続孔内に接続プラグ８１を埋め込み、第一層配線８６を形成して、図２６の構造のキャパシタを得た。
（２）特性評価・解析結果
キャパシタのＩ−Ｖ特性を調べた。実施例１と同様、上部電極保護膜（酸化タンタル膜）の有無によりリーク電流に差が認められた。すなわち、上部電極保護膜が無い従来例の場合（図２７）、水素処理前のリーク電流は１e−９Ａ／ｃｍ２（±１Ｖでの値、以下同じ）以下であったが、水素処理（４５０℃、３０分）後にはリーク電流が５e−７Ａ／ｃｍ２まで増大した。
（２）特性評価・解析結果
キャパシタのＩ−Ｖ特性を調べた。実施例１と同様、上部電極保護膜（酸化タンタル膜）の有無によりリーク電流に差が認められた。すなわち、上部電極保護膜が無い従来例の場合（図２７）、水素処理前のリーク電流は１e−９Ａ／ｃｍ２（±１Ｖでの値、以下同じ）以下であったが、水素処理（４５０℃、３０分）後にはリーク電流が５e−７Ａ／ｃｍ２まで増大した。
本実施例に示すように、上部電極がルテニウム膜単独の場合のみならず、ルテニウム膜上に他の膜をスパッタ法で形成した場合にも、上部電極のルテニウム膜がエッチング加工により変質すること、及び該変質に起因したリーク電流の増大を防止する効果がある。
本発明の一実施の形態であるＭＩＭキャパシタの製造方法について、図２８乃至図３７を用いて説明する。本実施例は、実施例１と異なる下部電極構造、すなわちペデスタル（柱状）構造の下部電極を有するキャパシタへの適用例である。
（１）製造方法
まず従来例と同様の方法で、層間絶縁膜２１、ポリシリコンプラグ１１、バリアメタル膜３２を順次形成した（図４参照）。次に、層間絶縁膜２３と層間絶縁膜２２を順次形成し、これらの層間絶縁膜２２と層間絶縁膜２３を貫くシリンダ孔９２を形成し、該シリンダ孔９２の底面部分ではバリアメタル膜３２の表面を露出させた（図２８）。次に、下部電極としてルテニウム膜４１をスパッタ法とＣＶＤ法により形成した（図２９）。その後、孔上部のルテニウム膜をＣＭＰ法により除去して（図３０）、層間絶縁膜２２をウエットエッチングにより除去して、ペデスタル（柱状）型の下部電極を得た（図３１）。その後、ルテニウム膜４１の配向性を向上するため、水素中（窒素希釈２０％）で熱処理した。
（１）製造方法
まず従来例と同様の方法で、層間絶縁膜２１、ポリシリコンプラグ１１、バリアメタル膜３２を順次形成した（図４参照）。次に、層間絶縁膜２３と層間絶縁膜２２を順次形成し、これらの層間絶縁膜２２と層間絶縁膜２３を貫くシリンダ孔９２を形成し、該シリンダ孔９２の底面部分ではバリアメタル膜３２の表面を露出させた（図２８）。次に、下部電極としてルテニウム膜４１をスパッタ法とＣＶＤ法により形成した（図２９）。その後、孔上部のルテニウム膜をＣＭＰ法により除去して（図３０）、層間絶縁膜２２をウエットエッチングにより除去して、ペデスタル（柱状）型の下部電極を得た（図３１）。その後、ルテニウム膜４１の配向性を向上するため、水素中（窒素希釈２０％）で熱処理した。
次に、１５ｎｍ厚の酸化タンタル膜５１をＣＶＤ法により形成し、酸化タンタル膜５１を改質するために４１０℃オゾン雰囲気中で１０分間の熱処理を行った（図３２）。つづいて、上部電極として、スパッタ法とＣＶＤ法によりルテニウム膜６１を形成した（図３３）。さらに、上部電極保護膜として第二のタンタル膜５２を形成した（図３４）後、第二のタンタル膜５２とルテニウム膜６１を所望の上部電極形状に加工した（図３５）。その後、層間絶縁膜２７を形成し（図３６）、開孔した接続孔内に接続プラグ８１を埋め込み、第一層配線８６を形成して、図３７の構造のキャパシタを得た。
（２）特性評価・解析結果
キャパシタのＩ−Ｖ特性を調べた。実施例１の場合と同様に、上部電極保護膜（酸化タンタル膜）の有無によりリーク電流に差が認められた。すなわち、上部電極保護膜が無い従来例の場合（図３８）、水素処理前のリーク電流は１e−９Ａ／ｃｍ２（±１Ｖでの値、以下同じ）以下であったが、水素処理（４５０℃、３０分）後にはリーク電流が５e−７Ａ／ｃｍ２まで増大した。
（２）特性評価・解析結果
キャパシタのＩ−Ｖ特性を調べた。実施例１の場合と同様に、上部電極保護膜（酸化タンタル膜）の有無によりリーク電流に差が認められた。すなわち、上部電極保護膜が無い従来例の場合（図３８）、水素処理前のリーク電流は１e−９Ａ／ｃｍ２（±１Ｖでの値、以下同じ）以下であったが、水素処理（４５０℃、３０分）後にはリーク電流が５e−７Ａ／ｃｍ２まで増大した。
本実施例に示すように、下部電極構造がコップ形状である場合のみならず、ペデスタル（柱状）構造の場合にも、上部電極のルテニウム膜がエッチング加工により変質することを防止する効果がある。
なお、本発明は、上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
本発明の活用例として、ＤＲＡＭや、ＤＲＡＭを含む混載ＬＳＩが挙げられる。
２…分離絶縁膜
３…ゲート絶縁膜
４…ゲート電極
５、６…拡散層領域
７…メタルプラグ
８…ビット線
１０…シリコン基板
１１、１２…ポリシリコンプラグ
２１、２２、２３、２７…層間絶縁膜
３１…コンタクトメタル膜及びチタンシリサイド膜
３２…バリアメタル膜
及び窒化チタン膜
４１、４２…下部電極
及び（第一の）ルテニウム膜
４３…第二のルテニウム膜（緩衝膜）
５１…容量絶縁膜及び酸化タンタル膜
５６…上部電極保護膜及び第二の酸化タンタル膜
６１…上部電極及びルテニウム膜
７１…タングステン膜
８１…接続プラグ
８６…第一層配線
９２…シリンダ孔
９５…空洞
９９…ホトレジスト膜
３…ゲート絶縁膜
４…ゲート電極
５、６…拡散層領域
７…メタルプラグ
８…ビット線
１０…シリコン基板
１１、１２…ポリシリコンプラグ
２１、２２、２３、２７…層間絶縁膜
３１…コンタクトメタル膜及びチタンシリサイド膜
３２…バリアメタル膜
及び窒化チタン膜
４１、４２…下部電極
及び（第一の）ルテニウム膜
４３…第二のルテニウム膜（緩衝膜）
５１…容量絶縁膜及び酸化タンタル膜
５６…上部電極保護膜及び第二の酸化タンタル膜
６１…上部電極及びルテニウム膜
７１…タングステン膜
８１…接続プラグ
８６…第一層配線
９２…シリンダ孔
９５…空洞
９９…ホトレジスト膜
Claims (15)
- 半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有し、前記上部電極は、ルテニウム、白金、イリジウムから選択される一つの材料で構成されるメモリセルからなる半導体装置の製造方法であって、
容量絶縁膜を形成する工程と、
上部電極膜を形成する工程と、
該上部電極膜に密着して上部電極保護膜を形成する工程と、
該上部電極保護膜と該上部電極膜を上部電極形状にエッチング加工する工程とを有し、
該上部電極保護膜が酸化タンタル膜であり、
該酸化タンタル膜の成膜が、第一の成膜工程と、該第一の成膜工程よりも成膜速度の大きな第二の成膜工程よりなり、該第一の成膜工程の成膜温度が、該第二の成膜工程の成膜温度よりも低いことを特徴とする半導体装置の製造方法。 - 容量絶縁膜が酸化タンタル膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 上部電極膜がルテニウム膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 上部電極膜がルテニウム膜とタングステン膜の積層膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
- タングステン膜をスパッタ法で形成することを特徴とする請求項４に記載の半導体装置の製造方法。
- 上部電極保護膜をＣＶＤ法により形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 酸化タンタル膜をペンタエトキシタンタル（Ｔａ(ＯＣ２Ｈ５)５）と酸素を原料ガスに用いて形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 第一の成膜工程の酸素流量が、第二の成膜工程の酸素流量よりも、小さいことを特徴とする請求項１に記載の半導体装置の製造方法。
- 第一の成膜工程での成膜温度が、３５０℃乃至４００℃であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 第一の成膜工程で形成される層の膜厚が、０．１ｎｍ乃至２ｎｍであることを特徴とする請求項１に記載の半導体装置の製造方法。
- 上部電極保護膜を酸化雰囲気で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 上部電極保護膜を５００℃以下の温度で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 上部電極保護膜をオゾンを用いずに形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記エッチング加工する工程が、
ホトレジスト膜を塗布・感光・現像する工程と、
該ホトレジスト膜をマスクとして上部電極保護膜をエッチング工程と、
該ホトレジスト膜を除去する工程と、
該上部電極保護膜をマスクとして該上部電極膜をエッチングする工程とを、
有することを特徴とする請求項１記載の半導体装置の製造方法。 - 半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有し、前記上部電極は、ルテニウム、白金、イリジウムから選択される一つの材料で構成されるメモリセルからなる半導体装置の製造方法であって、
容量絶縁膜を形成する工程と、
上部電極膜を形成する工程と、
該上部電極膜に密着して上部電極保護膜を形成する工程と、
該上部電極保護膜と該上部電極膜を上部電極形状にエッチング加工する工程とを有し、
該上部電極保護膜が酸化タンタル膜であり、
該酸化タンタル膜の成膜が、第一の成膜工程と、該第一の成膜工程よりも成膜温度の高い第二の成膜工程とからなることを特徴とする半導体装置の製造方法。
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