JP2008016721A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】シリンダ構造を有するスタック型キャパシタを備え、シリンダ孔の上端部付近に形成されたHSG−Siを介した、隣接するキャパシタ間のショートを抑制可能な半導体装置の製造方法を提供する。
【解決手段】エッチ停止膜29及びシリンダ収容膜30内に形成した複数のシリンダ孔31内に下部電極を構成するシリコン膜33を形成する工程と、シリンダ収容膜30の上面及びシリコン膜33の上端面に選択的に隔壁絶縁膜34を形成する工程と、シリコン膜33の表面に半球状のシリコン粒(HSG−Si)35を形成する工程と、下部電極36の表面及び隔壁絶縁膜34上に、容量絶縁膜及び上部電極37を順次に成膜する工程とを有する。
【選択図】図1
【解決手段】エッチ停止膜29及びシリンダ収容膜30内に形成した複数のシリンダ孔31内に下部電極を構成するシリコン膜33を形成する工程と、シリンダ収容膜30の上面及びシリコン膜33の上端面に選択的に隔壁絶縁膜34を形成する工程と、シリコン膜33の表面に半球状のシリコン粒(HSG−Si)35を形成する工程と、下部電極36の表面及び隔壁絶縁膜34上に、容量絶縁膜及び上部電極37を順次に成膜する工程とを有する。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関し、更に詳細には、シリンダ構造を有するスタック型キャパシタを備える半導体装置及びその製造方法に関する。
DRAM(Dynamic Random Access Memory)は、情報の記憶単位として、多数のメモリセルを備える。メモリセルは、キャパシタと、半導体基板の表面部分に形成されたMOSFETとを備え、MOSFETを介してキャパシタに蓄積する電荷量を制御することによって、情報の記憶が行われる。近年、DRAMの微細化に伴い、1つのメモリセルが半導体基板上で占有可能な面積が縮小されている。従って、限られた占有面積でキャパシタの電極の表面積を効率的に増やして、所要の静電容量を確保することが要請されている。
小さな占有面積で所要の静電容量を確保可能なキャパシタとして、半導体基板上に堆積した厚い絶縁膜にシリンダ状の孔(シリンダ孔)を形成すると共に、このシリンダ孔の表面に下部電極を形成したシリンダ構造のキャパシタがある。シリンダ構造のキャパシタでは、絶縁膜の厚みを大きくし、シリンダ孔の深さを確保することによって、占有面積を増やすことなく、電極の表面積を増やすことが出来る。シリンダ構造のキャパシタでは、下部電極をシリコン膜で構成すると共に、シリコン膜の表面に半球状のシリコン粒(HSG−Si:Hemi Spherical Grain - Silicon)を形成することで、電極の表面積を更に増やしている。
ところで、シリンダ構造のキャパシタでシリコン膜の表面にHSG−Siを形成すると、突発的な異常成長やウエハへの付着物のため、シリンダ孔の上端部付近でHSG−Siの粒径が大きく成長する場合があり、図7に模式的に示すように、シリコン膜の上端面で粒径が大きく成長したHSG−Si35同士が、隣接するシリンダ孔31を隔てる隔壁32上で接触することによって、キャパシタ間でショートが生じる問題がある。この問題に対して、特許文献1は、シリコン膜を形成した後、HSG−Siの形成に先立って、シリコン膜の上端面に対してプラズマ処理を行うことを提案している。
特開2001−53251号公報(図2)
特許文献1によれば、シリコン膜の上端面に対するプラズマ処理によって、シリコン膜の上端面におけるHSG−Siの成長を抑制できるものとしている。しかし、DRAMの更なる微細化に伴い、隔壁の厚みは益々小さくなっており、プラズマ処理による成長の抑制だけでは、隣接するキャパシタ間のショートを回避することが困難になって来ている。
本発明は、上記に鑑み、シリンダ構造を有するスタック型キャパシタを備える半導体装置及びその製造方法であって、シリンダ孔の上端部付近に形成されたHSG−Siを介した、隣接するキャパシタ間のショートを抑制可能な半導体装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体装置の製造方法は、スタック型キャパシタを有する半導体装置の製造方法において、
第1絶縁膜内に形成した複数のシリンダ孔内に下部電極を構成するシリコン膜を形成する工程と、
前記第1絶縁膜の上面に選択的に第2絶縁膜を形成する工程と、
前記下部電極の表面に半球状のシリコン粒(HSG−Si)を形成する工程と、
前記下部電極の表面及び第2絶縁膜上に、容量絶縁膜及び上部電極を順次に成膜する工程と、
を有することを特徴とする。
第1絶縁膜内に形成した複数のシリンダ孔内に下部電極を構成するシリコン膜を形成する工程と、
前記第1絶縁膜の上面に選択的に第2絶縁膜を形成する工程と、
前記下部電極の表面に半球状のシリコン粒(HSG−Si)を形成する工程と、
前記下部電極の表面及び第2絶縁膜上に、容量絶縁膜及び上部電極を順次に成膜する工程と、
を有することを特徴とする。
また、本発明の半導体装置は、スタック型キャパシタを備える半導体装置において、
前記スタック型キャパシタは、第1絶縁膜に形成されたシリンダ孔内に収容されたシリコン膜から成る下部電極と、容量絶縁膜を介して該下部電極と対向する上部電極とを備え、前記第1絶縁膜の上面と前記容量絶縁膜との間には、第2絶縁膜が介在していることを特徴とする。
前記スタック型キャパシタは、第1絶縁膜に形成されたシリンダ孔内に収容されたシリコン膜から成る下部電極と、容量絶縁膜を介して該下部電極と対向する上部電極とを備え、前記第1絶縁膜の上面と前記容量絶縁膜との間には、第2絶縁膜が介在していることを特徴とする。
本発明に係る半導体装置の製造方法によれば、第1絶縁膜の上面に選択的に第2絶縁膜を形成するので、隣接するキャパシタを隔てる隔壁の上面がシリコン膜の上端面より高くなる。従って、後続するHSG−Siの形成に際して、シリンダ孔の上端部付近に形成されるHSG−Siが、隣接するキャパシタ間で接触することはなく、HSG−Siを介したキャパシタ間のショートが抑制できる。
本発明に係る半導体装置の製造方法の好適な態様では、前記第2絶縁膜を形成する工程は、前記第1絶縁膜の上面に加えて前記下部電極の上端面にも前記第2絶縁膜を形成する。下部電極の上端面にHSG−Siが形成されないようにすることによって、隣接するキャパシタ間でのHSG−Siの接触をより効果的に抑制できる。
本発明に係る半導体装置の製造方法では、前記第2絶縁膜を形成する工程は、
前記第1絶縁膜の上面及びシリコン膜の上端面に形成される第2絶縁膜よりも薄い第2絶縁膜が前記シリンダ孔内の下部電極の底面及び側面に形成されるように、前記第2絶縁膜を堆積する工程と、
前記第2絶縁膜を等方性エッチングして、前記第1絶縁膜の上面及び前記シリコン膜の上端面に第2絶縁膜の一部を残す工程とを含んでもよい。第2絶縁膜を堆積する工程は、特定のプロセス条件を採用するプラズマCVD法を用いることによって、アスペクト比が高いシリンダ孔ではシリンダ孔内の絶縁膜を薄く堆積することができる。これによって、第1絶縁膜の上面及びシリコン膜の上端面と、シリンダ孔内の下部電極の底面及び側面との間で、厚みの差を大きく出来る。第2絶縁膜を堆積する工程にプラズマCVD法を用いる場合には、前記第2絶縁膜は、シリコン酸化膜又はシリコン窒化膜であってもよい。
前記第1絶縁膜の上面及びシリコン膜の上端面に形成される第2絶縁膜よりも薄い第2絶縁膜が前記シリンダ孔内の下部電極の底面及び側面に形成されるように、前記第2絶縁膜を堆積する工程と、
前記第2絶縁膜を等方性エッチングして、前記第1絶縁膜の上面及び前記シリコン膜の上端面に第2絶縁膜の一部を残す工程とを含んでもよい。第2絶縁膜を堆積する工程は、特定のプロセス条件を採用するプラズマCVD法を用いることによって、アスペクト比が高いシリンダ孔ではシリンダ孔内の絶縁膜を薄く堆積することができる。これによって、第1絶縁膜の上面及びシリコン膜の上端面と、シリンダ孔内の下部電極の底面及び側面との間で、厚みの差を大きく出来る。第2絶縁膜を堆積する工程にプラズマCVD法を用いる場合には、前記第2絶縁膜は、シリコン酸化膜又はシリコン窒化膜であってもよい。
本発明の半導体装置によれば、第1絶縁膜の上面と容量絶縁膜との間に第2絶縁膜が介在することによって、隣接するキャパシタを隔てる隔壁の上面を下部電極の上端面より高く出来る。従って、隣接するキャパシタ間で下部電極が接触することはなく、下部電極を介したキャパシタ間のショートが抑制できる。
本発明の半導体装置の好適な態様では、前記第2絶縁膜は、前記下部電極の上端面と容量絶縁膜との間にも介在している。本発明の半導体装置では、前記下部電極の表面には、半球状のシリコン粒(HSG−Si)が形成されていもよい。隣接するキャパシタ間でHSG−Siが接触しないので、HSG−Siを介したキャパシタ間のショートを抑制できる。
以下に、図面を参照し、本発明の実施形態を詳細に説明する。図1は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。半導体装置10は、DRAMとして構成されており、半導体基板11を備える。半導体基板11の表面部分には、素子分離構造12が形成され、MOSFETが形成される素子形成領域を区画している。半導体基板11上には、ゲート絶縁膜13、ゲート電極14、及び、電極保護膜15が順次に積層され、これらは所定の形状にパターニングされている。ゲート電極14は、順次に積層されたシリコン電極層16及び金属電極層17から構成され、シリコン電極層16は、不純物ドープ・ポリシリコンから成る。電極保護膜15は、例えば窒化膜から成る。
電極保護膜15から露出する半導体基板11の表面付近には、N型不純物がドープされたソース・ドレイン拡散層が形成されている。ゲート電極14とその両脇のソース・ドレイン拡散層とが、MOSFETを構成し、図中には、符号41に示すソース拡散層を共有する2つのMOSFETを示している。ゲート絶縁膜13下の半導体基板11の表面付近はMOSFETのチャネルを構成し、ソース・ドレイン拡散層より下側の半導体基板11の部分はウェルを構成する。チャネル及びウェルには、ソース・ドレイン拡散層よりも微量の不純物がドープされている。
ゲート絶縁膜13、ゲート電極14、及び、電極保護膜15の側面には、例えば窒化膜から成る側壁保護膜18が形成されている。電極保護膜15及び側壁保護膜18を覆って半導体基板11上に層間絶縁膜19が形成されている。層間絶縁膜19は、600〜700nm程度の厚みに成膜後、リフロー及びCMP(Chemical Mechanical Polishing)によって表面を平坦化したBPSG(Boro Phospho Silicate Glass)膜と、BPSG膜上に成膜した200nm程度の厚みを有するTEOS(Tetra Ethyl Ortho Silicate)−NSG(Non-doped Silicate Glass)膜とから成る。層間絶縁膜19の上面と半導体基板11表面との距離は450nm程度である。
層間絶縁膜19を貫通して、ソース・ドレイン拡散層を露出させるコンタクトホール20が形成されている。コンタクトホール20は、側壁保護膜18をマスクとして自己整合的に形成され、コンタクトホール20の内部には、リン等の不純物がドープされたポリシリコンから成るコンタクトプラグ21が形成されている。
層間絶縁膜19上には、シリコン酸化膜から成る層間絶縁膜22が200nmの厚みで形成され、層間絶縁膜22を貫通して、ソース拡散層41に接続するコンタクトプラグ21の頂部を露出させるスルーホール23が形成されている。スルーホール23の内部にはビットプラグ24が埋め込まれている。ビットプラグ24は、スルーホール23の底面及び側面に順次に成膜されたTi膜及びTiN膜と、これらTi膜及びTiN膜を介してスルーホール23の内部に埋め込まれたタングステンとから成る。
層間絶縁膜22上には、ビットプラグ24に接続してビット線25が形成されている。ビット線25は、順次に積層された窒化タングステン膜及びタングステン膜から成り、周辺回路のMOSFETに接続されている。
層間絶縁膜22上には、ビット線25を覆って、ビット線25の酸化防止用のビット線保護膜(図示なし)が成膜されている。ビット線保護膜は、例えばシリコン窒化膜から成り、5nmの厚みで成膜されている。ビット線保護膜上には、シリコン酸化膜から成る層間絶縁膜26が成膜されている。層間絶縁膜26は、500nm程度の厚みで成膜された後、CMPによって表面が平坦化されており、層間絶縁膜26の上面とビット線25の上面との距離は300nm程度である。層間絶縁膜26、ビット線保護膜、及び、層間絶縁膜22を貫通して、符号42に示すドレイン拡散層に接続するコンタクトプラグ21の頂部を露出させるスルーホール27が形成されている。スルーホール27の内部には、不純物ドープ・ポリシリコンから成る容量プラグ28が埋め込まれている。
層間絶縁膜26上には、窒化膜から成るエッチ停止膜29が成膜されている。エッチ停止膜29上には酸化膜から成るシリンダ収容膜30が3μmの厚みで堆積され、シリンダ収容膜30及びエッチ停止膜29を貫通して、容量プラグ28の頂部を露出させるシリンダ孔31が形成されている。シリンダ孔31は上面から見ると、楕円形又は六角形に近い略楕円形の形状を有し、その寸法は、例えば最先端の量産プロセスであるF99プロセスでは、長辺が約240nmに、短辺が約200nmにそれぞれ設定される。また、隣接するシリンダ孔31を隔てる隔壁32の最小幅は、75nmに設定される。
シリンダ孔31の底面及び側面には不純物ドープ・アモルファスシリコンから成るシリコン膜33が形成されており、シリンダ収容膜30の上面及びシリコン膜33の上端面には、プラズマCVD(Chemical Vapor Deposition)法で成膜された酸化膜(プラズマ酸化膜)から成る隔壁絶縁膜34が形成されている。隔壁絶縁膜34は、例えば30〜40nm程度の高さを有する。
シリコン膜33の露出する表面には、半径が40〜70nm程度の不純物ドープ・ポリシリコンから成るHSG−Si35が形成されており、シリコン膜33とHSG−Si35は、キャパシタの下部電極36を構成する。下部電極36の表面及び隔壁絶縁膜34上には、キャパシタの容量絶縁膜(図示なし)及び上部電極37が順次に成膜されている。容量絶縁膜は、例えば酸化膜やTa2O5膜、Al2O3膜から成り、上部電極37は、例えばTiN膜から成る。上部電極37上には、シリンダ孔31内を埋め込んで、タングステンから成るプレート電極39が形成されている。
本実施形態の半導体装置10によれば、シリンダ収容膜30の上面及び下部電極36の上端面に隔壁絶縁膜34が形成されていることによって、シリンダ孔31の上端部付近に形成されたHSG−Si35が隣接するキャパシタ38間で接触しない。従って、HSG−Si35を介した隣接するキャパシタ38間のショートを抑制できる。
図2〜6は、図1の半導体装置を製造する各製造段階を順次に示す断面図である。半導体基板11の表面部分に素子分離構造12を形成し、MOSFETを形成する素子形成領域を区画した後、イオン注入により、半導体基板11内にウェルを形成すると共に、半導体基板11の表面付近にチャネル用の不純物をドープする。半導体基板11上にゲート絶縁膜13を形成した後、ゲート絶縁膜13上に、不純物ドープ・ポリシリコン膜、金属膜、及び、窒化膜を順次に堆積する。引き続き、公知のリソグラフィ技術及びドライエッチング技術を用いて窒化膜をパターニングし、電極保護膜15を形成する。
次いで、電極保護膜15をマスクとするドライエッチングにより、金属膜、不純物ドープ・ポリシリコン膜、及び、ゲート絶縁膜13をパターニングする。これによって、ゲート絶縁膜13上に順次に積層されたシリコン電極層16及び金属電極層17から成るゲート電極14を形成する。引き続き、イオン注入により、ゲート電極14から露出する半導体基板11の表面付近にN型不純物を注入し、ソース・ドレイン拡散層を形成する。更に、ゲート電極14の側面に側壁保護膜18を形成する。側壁保護膜18は、例えば窒化膜で形成する。
CVD法により、電極保護膜15及び側壁保護膜18を覆って半導体基板11上に、BPSG膜を600〜700nmの厚みで堆積した後、リフロー及びCMPにより、BPSG膜の表面を平坦化する。引き続き、BPSG膜上にTEOS−NSG膜を200nmの厚みで堆積し、これによって、順次に積層されたBPSG膜及びTEOS−NSG膜から成る層間絶縁膜19を形成する。層間絶縁膜19の上面と半導体基板11表面との距離は、450nm程度である。
リソグラフィ技術を用いて層間絶縁膜19上にレジストパターンを形成した後、レジストパターンを用いたドライエッチングにより、側壁保護膜18脇のソース・ドレイン拡散層を露出させるコンタクトホール20を開孔する。このドライエッチングに際しては、側壁保護膜18をマスクとする自己整合法により行う。レジストパターンを除去した後、コンタクトホール20内部及び層間絶縁膜19上に、リンなどの不純物をドープしたポリシリコンを堆積する。
引き続き、エッチバック及びCMPにより、層間絶縁膜19上に堆積したポリシリコンを除去する。エッチバックには、例えば塩素系プラズマガスを用いたドライエッチング技術を用いる。コンタクトホール20内部には、ポリシリコンを残し、コンタクトプラグ21を形成する(図2(a))。コンタクトプラグ21を構成するポリシリコン中の不純物濃度は、例えば1.0×1020〜4.5×1020atoms/cm3とする。なお、コンタクトプラグ21として、ポリシリコンに代えて、アモルファスシリコンを堆積してもよい。
次いで、層間絶縁膜19及びコンタクトプラグ21上に、シリコン酸化膜からなる層間絶縁膜22を200nm程度の厚みで堆積する。リソグラフィ技術を用いて層間絶縁膜22上にレジストパターンを形成した後、レジストパターンを用いたドライエッチングにより、層間絶縁膜22にスルーホール23を開孔する。スルーホール23は、ソース拡散層41に接続するコンタクトプラグ21の頂部を露出する。
CVD法により、スルーホール23内の底面、側面、及び、層間絶縁膜22上に、Ti膜及びTiN膜を順次に成膜する。Ti膜は13nm程度、TiN膜は11nm程度でそれぞれ成膜する。スルーホール23内を埋め込んで、TiN膜上にタングステンを200nm程度堆積した後、CMPにより、層間絶縁膜22上のTi膜、TiN膜、及び、タングステンを除去する。スルーホール23内には、それらを残して、ビットプラグ24を形成する。ビットプラグ24におけるTi膜及びTiN膜は、コンタクトプラグ21を構成する不純物ドープ・ポリシリコンに対するバリア膜として機能する。
スパッタ法により、層間絶縁膜22及びビットプラグ24上に、窒化タングステン膜及びタングステン膜を10nm及び40nmの厚みでそれぞれ成膜した後、リソグラフィ技術及びドライエッチング技術を用いてそれらをパターニングし、ビットプラグ24に接続するビット線25を形成する。
次いで、CVD法により、ビット線25を覆って層間絶縁膜26上に、シリコン窒化膜から成るビット線保護膜を5nm程度の厚みに成膜する。ビット線保護膜は、ビット線25の酸化防止用の保護膜として機能する。プラズマCVD法により、ビット線保護膜上に、シリコン酸化膜から成る層間絶縁膜26を500nmの厚みで堆積した後、CMPにより、層間絶縁膜26の表面を平坦化する。層間絶縁膜26を平坦化した後の、層間絶縁膜26の上面とビット線25の上面との距離は、300nm程度である。
リソグラフィ技術を用いて、層間絶縁膜26上にレジストパターンを形成した後、このレジストパターンを用いたドライエッチングにより、層間絶縁膜22、26にスルーホール27を開孔する。スルーホール27は、ドレイン拡散層42に接続するコンタクトプラグ21の頂部を露出させる。引き続き、レジストパターンを除去する。
スルーホール27の内部及び層間絶縁膜26上にリン等の不純物をドープしたポリシリコンを堆積した後、エッチバック及びCMPにより、層間絶縁膜26上のポリシリコンを除去する。エッチバックには、例えば塩素系プラズマガスを用いたドライエッチング技術を用いる。スルーホール27の内部には、ポリシリコンを残し、容量プラグ28を形成する(図2(b))。容量プラグ28を構成するポリシリコン中の不純物濃度も、コンタクトプラグ21を構成するポリシリコンと同様に、例えば1.0×1020〜4.5×1020atoms/cm3とする。なお、ポリシリコンに代えて、アモルファスシリコンを堆積してもよい。ポリシリコンの除去に際して、層間絶縁膜26の表面部分も除去され、層間絶縁膜26の上面とビット線25の上面との距離は、最終的には200nm程度となる。
次いで、層間絶縁膜26及び容量プラグ28上に、窒化膜から成るエッチ停止膜29を成膜した後、酸化膜から成るシリンダ収容膜30を3μm程度の厚みに堆積する(図3(c))。引き続き、リソグラフィ技術及びドライエッチング技術を用いて、エッチ停止膜29及びシリンダ収容膜30を貫通し、容量プラグ28の頂部を露出させるシリンダ孔31を開孔する(図3(d))。シリンダ孔31を開孔するドライエッチングに際しては、エッチ停止膜29とシリンダ収容膜30とのエッチレート差を利用する。シリンダ孔31の形状は、上方から見て楕円形又は六角形に近い略楕円状とし、その寸法は、例えばF99プロセスでは、長辺を約240nmに、短辺を約200nmにそれぞれ設定する。また、隣接するシリンダ孔31を隔てる隔壁32の最小幅を、75nmに設定する。
引き続き、後で形成する下部電極36との間の界面抵抗の低減を目的として、フッ酸を含む溶液を用いたウェット処理により、容量プラグ28の頂部に形成された自然酸化膜を除去する。このウェット処理では、シリンダ収容膜30の表面部分も僅かに除去され、隔壁32の厚みが小さくなる。
次いで、CVD法により、シリンダ孔31の底面、側面、及び、シリンダ収容膜30の上面にアモルファス状態のシリコン膜33を成膜する(図4(e))。シリコン膜33の成膜に際しては、不純物ドープシリコン膜及びノンドープシリコン膜を順次に成膜する。不純物ドープシリコン膜は、例えば18nmの厚みで、ノンドープシリコン膜は、例えば20nmの厚みでそれぞれ成膜する。不純物ドープシリコン膜には、例えば4.4×1020atoms/cm3の濃度の不純物をドープする。引き続き、後で形成するHSG−Si35の粒径の制御を目的とし、イオン注入により、シリコン膜33に1.0×1014atoms/cm3の濃度のリンをドープする。
シリンダ孔31内を含めて全面にポジ型のレジストを塗布した後、全面の露光を行い、現像する。この露光に際しては、シリンダ孔31の細長い形状によって、シリンダ孔31の内部のレジストは充分に感光されない。従って、現像に際して、シリンダ孔31の内部にレジストを残したまま、シリンダ孔31の外部のレジストを除去できる。次いで、シリンダ孔31の内部に残ったレジストをマスクとしてエッチバックを行い、シリンダ収容膜30の上面に成膜されたシリコン膜33を除去する。エッチバックには、例えば塩素系プラズマガスを用いたドライエッチング技術を用いる。更に、プラズマを用いて、シリンダ孔31内部のレジストを除去する(図4(f))。
次いで、隔壁32の嵩上げを目的として、プラズマCVD法により、全面に酸化膜(プラズマ酸化膜)34aを70nm程度の厚みで成膜する。プラズマ酸化膜34aは被覆性が低いため、シリンダ孔31の上端部付近で厚くそれより下の部分で薄いオーバーハング形状に成膜できる(図5(g))。なお、プラズマ酸化膜34aの成膜に際しては、シリンダ孔31の開口が閉じない程度の厚みに設定する。シリンダ孔31は、円形に近い楕円形の形状を有しており、開口が閉じにくい。
引き続き、希釈HFやLAL30といったフッ酸を含むエッチング液を用いて、プラズマ酸化膜34aに対するウェットエッチングを行う。このウェットエッチングでは、プラズマ酸化膜34aの厚みの違いによって、シリンダ孔31の上端部付近にのみプラズマ酸化膜34aを残し、それ以外のプラズマ酸化膜34aを除去できる(図5(h))。
引き続き、フッ酸の濃度を更に低減したエッチング液を用いて、プラズマ酸化膜34aに対するウェットエッチングを行う。このウェットエッチングに際しては、例えばHF:H2O=1:100の比率のエッチング液を用いて250秒程度の時間で行う。これによって、シリンダ孔31の側壁に成膜されたプラズマ酸化膜34aを完全に除去すると共に、シリンダ収容膜30の上面及びシリコン膜33の上端面に30〜40nm程度の高さのプラズマ酸化膜34aを残し、隔壁絶縁膜34を形成する(図6(i))。エッチ停止膜29、シリンダ収容膜30、及び、隔壁絶縁膜34が、隣接するシリンダ孔31を隔てる隔壁32を構成する。
なお、プラズマ酸化膜を成膜する方法以外にも、例えば下記の方法を用いることによって低い被覆性が得られる。プラズマCVD法により窒化膜(プラズマ窒化膜)を成膜しても低い被覆性が得られる。CVD法では、膜の成長速度を高めることによって、被覆性を下げることが出来る。また、NSGを堆積すると、低い被覆性が得られる。この場合、原料ガスとして用いるTEOS及びオゾンのうちオゾンの濃度を下げることによって、被覆性を更に下げることが出来る。
次いで、公知の方法により、シリコン膜33の表面に、ポリシリコンから成るHSG−Si35を形成する(図6(j))。これによって、シリコン膜33とHSG−Si35とから成る下部電極36を形成する。HSG−Si35の形成に際しては、高真空中で例えばSiH4又はSi2H6ガスを16分間程度照射し核を形成した後、真空中で基板温度が550〜600℃の範囲で16分間程度の熱処理を行い核をグレイン状に成長させる。これにより、半径が40〜70nm程度のHSG−Si35が形成される。
HSG−Si35の形成に際しては、シリンダ収容膜30の上面及びシリコン膜33の上端面に充分な高さを有する隔壁絶縁膜34が形成されているので、シリンダ孔31の上端部付近に形成されたHSG−Si35は、隣接するキャパシタ38間で接触しない。引き続き、下部電極36を構成するシリコンの空乏化防止を目的として、基板を加熱しつつPH3ガスを供給する熱処理を行い、HSG−Si35の表面からその内部にリンを拡散させる。更に、容量絶縁膜のリーク電流を低減するために、窒素雰囲気中で基板温度が680℃のRTP(Rapid Thermal Process)処理を行う。
下部電極36の表面及び隔壁絶縁膜34上に図示しない容量絶縁膜を成膜した後、容量絶縁膜の表面に上部電極37を成膜する。容量絶縁膜には、例えば酸化膜やTa2O5膜、Al2O3膜を用い、上部電極37には例えばTiNを用いる。これによって、下部電極36、容量絶縁膜、及び、上部電極37から成るシリンダ構造のキャパシタ38が形成される。シリンダ孔31内を埋め込み、上部電極37上にタングステンから成るプレート電極39を堆積する等の工程を経ることによって、図1に示した半導体装置10を製造できる。
本実施形態の製造方法によれば、シリンダ収容膜30の上面及びシリコン膜33の上端面に隔壁絶縁膜34を形成することによって、後続するHSG−Si35の形成に際して、シリンダ孔31の上端部付近に形成されるHSG−Si35が、隣接するキャパシタ38間で接触しない。従って、HSG−Si35を介した隣接するキャパシタ38間のショートを抑制できる。
ところで、隣接するキャパシタ間のショートを防止するために、上記製造方法に代えて、例えば図4(f)に示した製造段階で、下部電極36の上端面がシリンダ収容膜30の上面よりも低くなるように、下部電極36の上端部をエッチング除去する方法も考えられる。しかし、この方法では、下部電極36の表面積の減少を招くため、静電容量の低下を回避できない。これに対して、本実施形態の製造方法では、シリンダ収容膜30の上面及びシリコン膜33の上端面に隔壁絶縁膜34を形成するので、下部電極36の表面積が減少せず、静電容量の低下を回避できる。
なお、上記実施形態で、シリコン膜33成膜に先立つウェット処理は、隔壁絶縁膜34形成の際のウェットエッチングで兼ねることも出来る。また、上記実施形態では、COB(Capacitor Over Bit-line)構造のキャパシタを備える半導体装置の製造方法を示したが、CUB(Capacitor Under Bit-line)構造の半導体装置にも同様に適用できる。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。
10:半導体装置
11:半導体基板
12:素子分離構造
13:ゲート絶縁膜
14:ゲート電極
15:電極保護膜
16:シリコン電極層
17:金属電極層
18:側壁保護膜
19:層間絶縁膜
20:コンタクトホール
21:コンタクトプラグ
22:層間絶縁膜
23:スルーホール
24:ビットプラグ
25:ビット線
26:層間絶縁膜
27:スルーホール
28:容量プラグ
29:エッチ停止膜
30:シリンダ収容膜
31:シリンダ孔
32:隔壁
33:シリコン膜
34:隔壁絶縁膜
34a:プラズマ酸化膜
35:HSG−Si
36:下部電極
37:上部電極
38:キャパシタ
39:プレート電極
41:ソース拡散層
42:ドレイン拡散層
11:半導体基板
12:素子分離構造
13:ゲート絶縁膜
14:ゲート電極
15:電極保護膜
16:シリコン電極層
17:金属電極層
18:側壁保護膜
19:層間絶縁膜
20:コンタクトホール
21:コンタクトプラグ
22:層間絶縁膜
23:スルーホール
24:ビットプラグ
25:ビット線
26:層間絶縁膜
27:スルーホール
28:容量プラグ
29:エッチ停止膜
30:シリンダ収容膜
31:シリンダ孔
32:隔壁
33:シリコン膜
34:隔壁絶縁膜
34a:プラズマ酸化膜
35:HSG−Si
36:下部電極
37:上部電極
38:キャパシタ
39:プレート電極
41:ソース拡散層
42:ドレイン拡散層
Claims (8)
- スタック型キャパシタを有する半導体装置の製造方法において、
第1絶縁膜内に形成した複数のシリンダ孔内に下部電極を構成するシリコン膜を形成する工程と、
前記第1絶縁膜の上面に選択的に第2絶縁膜を形成する工程と、
前記下部電極の表面に半球状のシリコン粒(HSG−Si)を形成する工程と、
前記下部電極の表面及び第2絶縁膜上に、容量絶縁膜及び上部電極を順次に成膜する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第2絶縁膜を形成する工程は、前記第1絶縁膜の上面に加えて前記下部電極の上端面にも前記第2絶縁膜を形成する、請求項1に記載の半導体装置の製造方法。
- 前記第2絶縁膜を形成する工程は、
前記第1絶縁膜の上面及びシリコン膜の上端面に形成される第2絶縁膜よりも薄い第2絶縁膜が前記シリンダ孔内の下部電極の底面及び側面に形成されるように、前記第2絶縁膜を堆積する工程と、
前記第2絶縁膜を等方性エッチングして、前記第1絶縁膜の上面及び前記シリコン膜の上端面に第2絶縁膜の一部を残す工程とを含む、請求項2に記載の半導体装置の製造方法。 - 前記第2絶縁膜を堆積する工程は、プラズマCVD法を用いる、請求項3に記載の半導体装置の製造方法。
- 前記第2絶縁膜は、シリコン酸化膜又はシリコン窒化膜である、請求項4に記載の半導体装置の製造方法。
- スタック型キャパシタを備える半導体装置において、
前記スタック型キャパシタは、第1絶縁膜に形成されたシリンダ孔内に収容されたシリコン膜から成る下部電極と、容量絶縁膜を介して該下部電極と対向する上部電極とを備え、前記第1絶縁膜の上面と前記容量絶縁膜との間には、第2絶縁膜が介在していることを特徴とする半導体装置。 - 前記第2絶縁膜は、前記下部電極の上端面と容量絶縁膜との間にも介在している、請求項6に記載の半導体装置。
- 前記下部電極の表面には、半球状のシリコン粒(HSG−Si)が形成されている、請求項6又は7に記載の半導体装置。
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- 2006-07-07 JP JP2006188028A patent/JP2008016721A/ja active Pending
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