KR100745594B1 - 커패시터를 구비하는 디램 소자의 형성 방법 및 그방법으로 형성된 디램 소자 - Google Patents

커패시터를 구비하는 디램 소자의 형성 방법 및 그방법으로 형성된 디램 소자 Download PDF

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Abstract

커패시터를 구비하는 디램 소자의 형성 방법 및 이에 의해 형성된 디램 소자를 개시한다. 이 디램 소자는 반도체 기판에 형성되어 활성 영역을 정의하는 소자분리막; 상기 반도체 기판 상에 형성되는 게이트 패턴; 상기 게이트 패턴의 양측의 상기 활성 영역에 형성되되 제 1 깊이를 갖는 제 1 불순물 주입 영역; 상기 게이트 패턴 및 상기 반도체 기판을 덮는 적어도 1층의 층간절연막; 상기 게이트 패턴의 일측에 위치하는 상기 적어도 1층의 층간절연막을 관통하여 상기 반도체 기판의 내부까지 연장되어 형성되며, 상부면이 상기 층간절연막의 상부면과 동일한 높이를 갖는 컵 형태의 하부전극; 상기 하부전극의 내측벽과 바닥 그리고 상기 하부전극 주변의 상기 층간절연막을 일부 덮는 유전막; 및 상기 유전막 상에의 상부전극을 구비한다.
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커패시터, 디램 소자

Description

커패시터를 구비하는 디램 소자의 형성 방법 및 그 방법으로 형성된 디램 소자{Method of forming DRAM device having capacitor and DRAM device so formed}
도 1 내지 8은 본 발명의 일 실시예에 따른 커패시터를 구비하는 디램 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 커패시터를 구비하는 디램 소자의 단면도를 나타낸다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로 더욱 상세하게는 커패시터를 구비하는 디램 소자 및 그 형성 방법에 관한 것이다.
디램(DRAM, Dynamic Random Access Memory) 소자와 같은 반도체 소자는 하나의 셀이 하나의 트랜지스터와 하나의 커패시터로 구성된다. 디램 소자는 전원이 공급된 상태에서도 셀이 저장하는 정보가 일시적인 시간을 가지고 있다는 이유 때문에 붙여진 이름이다. 그래서 이 셀은 주기적으로 읽혀지고 리프레쉬되어야 한다. 디램은 단위 비트당 단가가 저렴하며, 고집적화가 가능하며 읽기와 쓰기가 동시에 가능하다는 등의 이유로 많이 쓰이고 있다. 한편, 디램에서는 외부 요인 등에 의해 커패시터에 저장된 전하(charge)가 유실되어 발생하는 소프트 에러(Soft error)가 발생할 수 있으며, 이는 소자의 오작동을 야기한다. 소프트 에러를 방지하기 위한 방법들 중에 하나로 커패시터의 커패시턴스를 높이는 방법이 있다. 커패시터의 커패시턴스를 높이기 위한 방법들 중에 하나로 하부전극의 표면적을 넓히는 방법이 있다. 하부전극의 표면적을 넓히기 위해 많은 연구들이 행해지고 있으나 반도체 소자의 고집적화로 인해 실제 제조 공정에서 많은 어려움들이 있다.
따라서, 본 발명의 기술적 과제는 충분한 커패시턴스를 확보할 수 있으면서 동시에 고집적화된 반도체 소자 및 그 형성 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 소자에 구비된 커패시터는 반도체 기판 상에 적층된 적어도 1층의 층간절연막을 관통하여 상기 반도체 기판의 내부까지 연장되어 형성되며, 상부면이 상기 층간절연막의 상부면과 정렬된 컵 형태의 하부전극; 상기 하부전극의 내측벽과 바닥 그리고 상기 하부전극 주변의 상기 층간절연막을 일부 덮는 유전막; 및 상기 유전막 상의 상부전극을 구비한다.
상기 반도체 소자를 형성하는 방법은 다음과 같다. 먼저, 반도체 기판 상에 적어도 한층의 층간절연막을 형성한다. 상기 적어도 한층의 층간절연막 및 상기 반도체 기판의 소정 부분을 순차적으로 식각하여 스토리지 노드홀을 형성한다. 하부전극막을 콘포말하게 형성한다. 평탄화 공정을 실시하여 상기 층간절연막 상의 하부전극막을 제거하고 상기 스토리지 노드홀 안에 하부전극을 형성한다. 유전막 및 상부전극막을 순차적으로 형성한다. 그리고 상기 상부전극막 및 상기 유전막을 차례로 패터닝한다.
상기 방법에 있어서, 상기 평탄화 공정은 에치백(etch back) 공정 또는 화학적기계적연마(Chemical mechanical polishing) 공정으로 진행된다. 상기 스토리지 노드홀을 형성한 후에, 상기 스토리지 노드홀에 의해 노출된 상기 반도체 기판에 대해 적어도 1회의 이온 주입 공정을 실시할 수 있다.
본 발명의 일 예에 따른 디램 소자는 반도체 기판 내에 형성된 제 1 깊이를 갖는 제 1 웰(well); 상기 제 1 웰 내에 형성되며 상기 제 1 깊이보다 얕은 제 2 깊이를 갖는 제 2 웰; 상기 반도체 기판에 형성되어 활성 영역을 정의하는 소자분리막; 상기 반도체 기판 상에 형성되는 게이트 패턴; 상기 게이트 패턴의 양측의 상기 활성 영역에 형성되되 상기 제 2 깊이보다 얕은 제 3 깊이를 갖는 제 1 불순물 주입 영역; 상기 게이트 패턴 및 상기 반도체 기판을 덮는 적어도 1층의 층간절연막; 상기 게이트 패턴의 일 측에 위치하는 상기 적어도 1층의 층간절연막을 관통하여 상기 반도체 기판의 내부까지 연장되어 형성되며, 상부면이 상기 층간절연막의 상부면과 동일한 높이를 갖는 컵 형태의 하부전극; 상기 하부전극의 내측벽과 바닥 그리고 상기 하부전극 주변의 상기 층간절연막을 일부 덮는 유전막; 및 상기 유전막 상의 상부전극을 구비한다.
상기 디램 소자에 있어서, 상기 하부전극의 최하부면은 상기 제 1 깊이보다 얕되 상기 제 2 깊이보다 깊게 위치할 수 있다. 그리고 상기 디램 소자는 상기 제 2 깊이 이하에서 상기 하부전극과 접하는 상기 반도체 기판에 형성되는 제 2 불순물 주입 영역; 및 상기 제 3 깊이 이하에서 상기 하부전극과 접하는 상기 반도체 기판에 형성되며 상기 제 2 불순물 주입 영역과 상기 제 2 웰 내에 형성되는 제 3 불순물 주입 영역을 더 구비할 수 있다. 이때 상기 제 1 웰, 상기 제 1 불순물 주입 영역 및 상기 제 3 불순물 주입 영역에는 제 1 형의 불순물이 도핑되고, 상기 제 2 웰 및 상기 제 2 불순물 주입 영역에는 제 2 형의 불순물이 도핑될 수 있다.
다른 예에 따르면 상기 디램 소자에 있어서, 상기 하부전극의 최하부면은 상기 제 2 깊이보다 얕되 상기 제 3 깊이보다 깊게 위치할 수 있다. 그리고 상기 디램 소자는 상기 제 3 깊이 이하에서 상기 하부전극과 접하는 상기 반도체 기판에 형성되는 제 2 불순물 주입 영역을 더 구비할 수 있다. 이때, 상기 제 1 웰, 상기 제 1 불순물 주입 영역 및 상기 제 2 불순물 주입 영역에는 제 1 형의 불순물이 도핑되고, 상기 제 2 웰에는 제 2 형의 불순물이 도핑될 수 있다.
상기 디램 소자는 상기 상부전극 및 상기 적어도 1층의 층간절연막 상에 위치하는 상부층간절연막; 이웃하는 두개의 게이트 패턴들 사이에서 상기 상부층간절연막 및 상기 적어도 1층의 층간절연막을 관통하여 상기 반도체 기판과 접하는 비트라인 콘택 플러그; 및 상기 상부층간절연막 상에 위치하며 상기 비트라인 콘택 플러그와 접하는 비트라인을 더 구비할 수 있다. 또는 상기 디램 소자는 상기 적어도 1층의 층간절연막 내에 위치하며, 상기 하부전극의 상부면의 높이보다 낮게 위치하되 상기 하부전극과 접하지 않는 비트라인; 및 상기 비트라인을 상기 반도체 기판에 연결시키는 비트라인 콘택 플러그를 더 구비할 수 있다.
상기 디램 소자를 형성하는 방법은 다음과 같다. 먼저, 반도체 기판에 제 1 깊이를 갖는 제 1 웰을 형성한다. 상기 반도체 기판에 상기 제 1 깊이보다 얕은 제 2 깊이를 갖는 제 2 웰을 형성한다. 상기 반도체 기판에 소자분리막을 형성하여 활성영역을 정의한다.
상기 반도체 기판 상에 게이트 패턴을 형성한다. 상기 게이트 패턴의 양측의 상기 활성 영역에 상기 제 2 깊이보다 얕은 제 3 깊이를 갖는 제 1 불순물 주입 영역을 형성한다. 상기 반도체 기판 상에 적어도 1층의 층간절연막을 형성한다. 상기 게이트 패턴의 일측에 위치하는 적어도 한층의 상기 층간절연막 및 상기 반도체 기판의 소정 부분을 순차적으로 패터닝하여 스토리지 노드홀을 형성한다. 하부전극막을 콘포말하게 형성한다. 평탄화 공정을 실시하여 상기 층간절연막 상의 상기 하부전극막을 제거하고 상기 스토리지 노드홀 안에 하부전극을 형성한다. 유전막 및 상부전극막을 순차적으로 형성한다. 그리고, 상기 상부전극막 및 상기 유전막을 차례로 패터닝한다.
상기 방법에 있어서, 상기 평탄화 공정은 에치백(etch back) 공정 또는 화학적기계적연마(Chemical mechanical polishing) 공정으로 진행된다. 상기 스토리지 노드홀을 형성한 후에, 상기 스토리지 노드홀에 의해 노출된 상기 반도체 기판에 대해 적어도 1회의 이온 주입 공정을 실시할 수 있다.
일 예에 있어서, 상기 스토리지 노드홀의 바닥은 상기 제 1 깊이보다 얕되 상기 제 2 깊이보다 깊게 위치하도록 형성될 수 있다. 이 경우, 상기 스토리지 노드홀을 형성한 후에, 이온 주입 공정을 실시하여 상기 제 2 깊이 이하에서 상기 스토리지 노드홀에 의해 노출된 상기 반도체 기판에 제 2 불순물 주입 영역을 형성하고, 이온 주입 공정을 실시하여 상기 제 3 깊이 이하에서 상기 스토리지 노드홀에 의해 노출된 상기 반도체 기판에 상기 제 2 불순물 주입 영역과 상기 제 2 웰 내에 제 3 불순물 주입 영역을 형성할 수 있다. 또는 상기 스토리지 노드홀을 형성한 후에, 이온 주입 공정을 실시하여 상기 제 3 깊이 이하에서 상기 스토리지 노드홀에 의해 노출된 상기 반도체 기판에 제 3 불순물 주입 영역을 형성하고, 이온 주입 공정을 실시하여 상기 제 2 깊이 이하에서 상기 스토리지 노드홀에 의해 노출된 상기 반도체 기판에 제 2 불순물 주입 영역을 형성할 수 있다. 이때 상기 제 2 불순물 주입 영역은 상기 제 3 불순물 주입 영역을 감싸도록 형성된다. 상기 제 1 웰, 상기 제 1 불순물 주입 영역 및 상기 제 3 불순물 주입 영역은 제 1 형의 불순물이 도핑되어 형성되고, 상기 제 2 웰 및 상기 제 2 불순물 주입 영역은 제 2 형의 불순물이 도핑되어 형성된다.
다른 예에 있어서, 상기 스토리지 노드홀의 바닥은 상기 제 2 깊이보다 얕되 상기 제 3 깊이보다 깊게 위치하도록 형성될 수 있다. 이 경우, 상기 스토리지 노드홀을 형성한 후에, 이온 주입 공정을 실시하여 상기 제 3 깊이 이하에서 상기 스토리지 노드홀에 의해 노출되는 상기 반도체 기판에 제 2 불순물 주입 영역을 형성할 수 있다. 상기 제 1 웰, 상기 제 1 불순물 주입 영역 및 상기 제 2 불순물 주입 영역은 제 1 형의 불순물이 도핑되어 형성되고, 상기 제 2 웰은 제 2 형의 불순물이 도핑되어 형성된다.
상기 방법에 있어서, 상기 상부전극이 형성된 상기 반도체 기판 상에 상부층간절연막을 형성하고, 이웃하는 두개의 게이트 패턴들 사이에서 상기 상부층간절연막 및 상기 적어도 1층의 층간절연막을 관통하여 상기 반도체 기판과 접하는 비트라인 콘택 플러그를 형성하고, 그리고 상기 상부층간절연막 상에 상기 비트라인 콘택 플러그와 접하는 비트라인을 형성할 수 있다. 또는 상기 적어도 1층의 층간절연막을 형성하는 단계는 제 1 층간절연막을 형성하는 단계와 제 2 층간절연막을 형성하는 단계를 구비하며, 상기 제 1 층간절연막을 형성한 후, 상기 제 2 층간절연막을 형성하기 전에, 상기 제 1 층간절연막을 관통하여 상기 반도체 기판과 접하는 비트라인 콘택 플러그를 형성하고, 상기 제 1 층간절연막 상에 상기 비트라인 콘택 플러그와 접하는 비트라인을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 1 내지 8은 본 발명의 일 실시예에 따른 커패시터를 구비하는 디램 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 1을 참조하면, 반도체 기판(1)에 이온 주입 공정을 진행하여 제 1 깊이를 갖는 제 1 웰(well, 3)을 형성한다. 상기 반도체 기판(1)은 예를 들면 P타입일 수 있다. 상기 제 1 웰(3)은 예를 들면 N타입의 불순물로 인 또는 비소를 도핑하여 형성될 수 있다. 상기 반도체 기판(1)에 이온 주입 공정을 진행하여 상기 제 1 깊이보다 얕은 제 2 깊이를 갖는 제 2 웰(5)을 형성한다. 상기 제 2 웰(5)은 예를 들면 P타입의 불순물로 붕소를 도핑하여 형성될 수 있다. 상기 제 1 웰(3) 및 상기 제 2 웰(5)이 형성된 상기 반도체 기판(1)에 소자분리막(7)을 형성하여 활성 영역을 정의한다. 상기 소자분리막(7)은 일반적인 얕은 트렌치 격리(Shallow trench isolation) 공정에 의해 형성될 수 있다. 상기 반도체 기판(1) 상에 게이트 절연막, 게이트 전극 및 캐핑막 패턴을 구비하는 게이트 패턴(9)을 형성한다. 상기 게이트 패턴(9)은 측벽을 덮는 스페이서를 더 구비할 수 있다. 상기 게이트 패턴(9)을 이온 주입 마스크로 이용하여 상기 활성 영역에 대해 이온 주입 공정을 진행하여 소오스/드레인 영역을 위한 불순물 주입 영역(11)을 형성한다. 상기 불순물 주입 영역(11)은 상기 제 2 깊이보다 얕은 제 3 깊이를 갖도록 형성되며 예를 들면 N형의 불순물로 인 또는 비소를 도핑하여 형성될 수 있다. 상기 불순물 주입 영역(11)에 도핑된 불순물의 농도는 상기 제 1 웰(3)에 도핑된 불순물의 농도보다 바람직하게는 높다.
도 2를 참조하면, 상기 반도체 기판(1) 상에 층간절연막(13)을 형성한다. 상기 층간절연막(13)은 예를 들면, PECVD(Plasma-enhanced chemical vapor deposition), LPCVD(Low-pressure chemical vapor deposition), ALD(Atomic layer deposition), 및 SOG(Spin on glass)를 포함하는 그룹에서 선택되는 적어도 하나의 방법을 이용하여, HSQ(Hydrogen Silsesquioxane), BPSG(Boron Phosphorus Silicate Glss), HDP(High density plasma) 산화막, PETEOS(plasma enhanced tetraethyl orthosilicate), USG(Undoped Silicate Glass), PSG(Phosphorus Silicate Glss), PE-SiH4 및 Al2O3를 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 포토레지스트 패턴(미도시) 등을 이용하여 상기 게이트 패턴(9)의 일측의 상기 층간절연막(13) 및 상기 반도체 기판(1)의 소정부분을 연속적으로 식각하여 스토리지 노드홀(15)을 형성한다. 본 실시예에서 상기 스토리지 노드홀(15)의 바닥이 상기 제 1 웰(3) 내에 위치하도록 형성된다.
도 3을 참조하면, 이온 주입 공정을 진행하여 상기 스토리지 노드홀(15)의 바닥에 노출되는 상기 반도체 기판(1)에 제 2 불순물 주입 영역(17)을 형성한다. 상기 제 2 불순물 주입 영역(17)은 상기 제 1 웰(3) 내에 형성되며 바람직하게는 상기 제 2 웰(5)과 같은 타입의 불순물로 예를 들면 동일한 농도로 형성될 수 있다. 상기 이온 주입 공정에서 기울기(tilt)를 조절하여 상기 제 2 불순물 주입 영역(17)은 상기 스토리지 노드홀의 바닥 뿐만 아니라 내측벽을 이루는 상기 반도체 기판(1)에도 형성된다.
도 4를 참조하면, 상기 제 2 불순물 주입 영역(17)이 형성된 상태에서 다시 이온 주입 공정을 진행하여 상기 스토리지 노드홀(15)에 의해 노출되는 상기 반도체 기판(1)에 제 3 불순물 주입 영역(19)을 형성한다. 상기 제 3 불순물 주입 영역(19)은 상기 제 2 불순물 주입 영역(17) 내에 그리고 상기 제 2 웰(5) 내에 형성된다. 상기 제 3 불순물 주입 영역(19)은 상기 제 1 불순물 주입 영역(11)과 같은 타입의 불순물로 같거나 낮은 농도로 형성될 수 있다. 상기 이온 주입 공정에서 기울기(tilt)를 조절하여 상기 제 3 불순물 주입 영역(19)은 상기 스토리지 노드홀의 바닥 뿐만 아니라 내측벽을 이루는 상기 반도체 기판(1)에 형성된다.
상기 제 2 불순물 주입 영역(17) 및 상기 제 3 불순물 주입 영역(19)이 형성되는 순서는 바뀔 수 있다. 즉, 상기 제 3 불순물 주입 영역(19)을 먼저 형성하고 그 다음에 제 2 불순물 주입 영역(17)을 형성할 수 있다.
도 5를 참조하면, 하부전극막(20)을 콘포말하게 형성하여 상기 스토리지 노드홀(15)의 내측벽과 바닥을 덮는다. 상기 하부전극막(20)은 화학기상증착(Chemical Vapor Deposition) 방법 또는 원자박막증착(Atomic layer deposition) 방법에 의한 금속함유막으로 형성될 수 있다. 상기 하부전극막(20)은 예를 들면 불순물이 도핑된 폴리실리콘, 티타늄, 티타늄질화막, 탄탈륨, 탄탈륨질화막, 텅스텐, 구리, 및 알루미늄을 구비하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다.
도 6을 참조하면, 도시하지는 않았지만, 희생막을 전면적으로 형성하여 상기 스토리지 노드홀(15)을 채운다. 평탄화 공정을 진행하여 상기 층간절연막(13) 상의 상기 하부전극막(20) 및 상기 희생막을 제거하고, 상기 스토리지 노드홀(21)의 내측벽과 바닥을 콘포말하게 덮는 하부전극(21)을 형성한다. 상기 스토리지 노드홀(21) 안에 남겨진 희생막 잔여물은 제거한다. 상기 평탄화 공정은 화학기계적연마(Chemical mechanical polishing) 공정 또는 에치백(etch back) 공정일 수 있다. 상기 하부전극(21)은 컵 모양을 가지며 상기 층간절연막(13)의 상부면과 정렬된 상부면을 갖도록 형성된다.
도 7을 참조하면, 유전막(23) 및 상부전극막(25)을 콘포말하게 형성한다. 상기 유전막(23) 및 상기 상부전극막(25)은 화학기상증착(Chemical Vapor Deposition) 방법 또는 원자박막증착(Atomic layer deposition) 방법으로 형성될 수 있다. 상기 유전막(23)은 탄탈륨산화막(Ta2O5), 하프늄산화막(HfO2) 및 알루미늄 산화막(Al2O3)과 같은 고유전물질로 형성될 수 있다. 상기 상부전극막(25)은 불순물이 도핑된 폴리실리콘, 티타늄, 티타늄질화막, 탄탈륨, 탄탈륨질화막, 텅스텐, 구리, 및 알루미늄을 구비하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 포토레지스트 패턴(미도시) 등을 식각 마스크로 이용하여 상기 상부전극막(25) 및 상기 유전막(23)을 차례로 패터닝하여 상기 층간절연막(13)을 노출시키는 유전막 패턴(23) 및 상부전극(25)을 형성한다.
도 8을 참조하면, 상기 반도체 기판(1)의 전면 상에 상부층간절연막(27)을 형성한다. 이웃하는 두개의 게이트 패턴(9)들 사이에 위치하는 상기 상부층간절연막(27) 및 상기 층간절연막(13)을 연속적으로 패터닝하여 상기 불순물 주입 영역(11)을 노출시키는 비트라인 콘택홀(28)을 형성하고, 상기 비트라인 콘택홀(18)을 도전물질로 채워 비트라인 콘택 플러그(29)을 형성한다. 상기 비트라인 콘택 플러그(29)는 예를 들면 텅스텐으로 형성한다. 상기 반도체 기판(1) 상에 도전막을 형성한 후 패터닝하여 상기 비트라인 콘택 플러그(29)와 접하는 비트라인(31)을 형성한다.
상기 디램 소자의 형성 방법 및 상기 방법에 의해 형성된 디램 소자에 따르면, 상기 하부전극(21)이 상기 층간절연막(13) 및 상기 반도체 기판(1)의 소정 부분에 걸쳐 위치하므로 하부전극의 높이를 윗쪽으로 증가시키지 않고도 표면적을 넓힐 수 있어 커패시턴스를 증가시킬 수 있다. 상기 하부전극(21)이 코팅, 노광 및 현상 공정을 필요로 하는 복잡한 사진 식각 공정이 아닌 평탄화 공정으로 형성되므로 공정을 단순화시킬 수 있으며, 상기 하부전극(21)의 상부면이 상기 층간절연막(13) 상에 위치하지 않으므로 상기 하부전극의 두께만큼 높이를 낮출 수 있다. 한편, 상기 제 2 불순물 주입 영역(17) 및 제 3 불순물 주입 영역(19)은 소자 구동시 상기 하부전극(21)으로부터 상기 반도체 기판(1)으로 누설전류 등이 발생하는 것을 방지하는 역할을 한다.
<실시예 2>
도 9은 본 발명의 다른 실시예에 따른 커패시터를 구비하는 디램 소자의 단면도를 나타낸다.
도 9을 참조하면, 공정 디자인 룰에 따라 상기 하부전극(21)의 최하부면이 상기 제 2 웰(5) 내에 위치할 수 있다. 여기서 실시예 1의 제 2 불순물 주입 영역(17)은 존재하지 않고 상기 제 1 불순물 주입 영역(11)과 같은 타입의 불순물이 도핑된 제 3 불순물 주입 영역(19)이 상기 하부전극의 하부측면과 바닥을 둘러싸도록 형성된다. 도 8의 디램 소자는 다음과 같은 방법으로 형성할 수 있다. 도 2에서 상기 층간절연막(13) 및 상기 반도체 기판(1)의 소정 부분을 식각하여 상기 스토리지 노드홀(15)의 바닥이 상기 제 2 웰(5) 내의 소정 부분에 위치하도록 형성한다. 이온 주입 공정을 진행하여 상기 스토리지 노드홀(15)에 의해 노출되는 상기 반도체 기판(1)에 제 3 불순물 주입 영역(19)을 형성한다. 상기 제 3 불순물 주입 영역(19)은 상기 제 2 웰(5) 내에 형성된다. 상기 제 3 불순물 주입 영역(19)은 상기 제 1 불순물 주입 영역(11)과 같은 타입의 불순물로 같거나 낮은 농도로 형성될 수 있다. 상기 이온 주입 공정에서 기울기(tilt)를 조절하여 상기 제 3 불순물 주입 영역(19)은 상기 스토리지 노드홀의 바닥 뿐만 아니라 내측벽을 이루는 상기 반도체 기판(1)에 형성된다. 후속 공정은 실시예 1 과 동일한 방법으로 진행한다.
본 발명의 실시예들에서 도면을 참조하여 설명되어지지는 않았지만, 상기 층간절연막(13)은 두개의 층의 절연막으로 이루어질 수 있으며, 상기 두개의 층의 절연막들 사이에서, 상기 하부전극(15)의 상부면보다 낮은 높이를 갖도록 상기 비트라인(31)이 위치할 수 있다. 이때 상기 비트라인 콘택 플러그(29)는 상기 비트라인(31)과 상기 두개의 절연막들 중 낮은 절연막을 관통하여 상기 불순물 주입 영역(11)과 연결된다.
상기 디램 소자의 형성 방법 및 상기 방법에 의해 형성된 디램 소자에 따르면, 상기 하부전극이 상기 층간절연막 및 상기 반도체 기판의 소정 부분에 걸쳐 위치하므로 하부전극의 높이를 윗쪽으로 증가시키지 않고도 표면적을 넓힐 수 있어 커패시턴스를 증가시킬 수 있다. 상기 하부전극이 코팅, 노광 및 현상 공정을 필요로 하는 복잡한 사진 식각 공정이 아닌 평탄화 공정으로 형성되므로 공정을 단순화시킬 수 있으며, 상기 하부전극의 상부면이 상기 층간절연막 상에 위치하지 않으므로 상기 하부전극의 두께만큼 높이를 낮출 수 있다. 한편, 상기 하부전극의 깊이에 따라 상기 제 2 불순물 주입 영역 및 제 3 불순물 주입 영역 등을 선택적으로 형성하여 소자 구동시 상기 하부전극으로부터 상기 반도체 기판으로 누설전류 등이 발생하는 것을 방지할 수 있다.

Claims (22)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체 기판에 형성되어 활성 영역을 정의하는 소자분리막;
    상기 반도체 기판 상에 형성되는 게이트 패턴;
    상기 게이트 패턴의 양측의 상기 활성 영역에 형성되되 제 1 깊이를 갖는 제 1 불순물 주입 영역;
    상기 게이트 패턴 및 상기 반도체 기판을 덮는 적어도 1층의 층간절연막;
    상기 게이트 패턴의 일 측에 위치하는 상기 적어도 1층의 층간절연막을 관통하여 상기 반도체 기판의 내부까지 연장되어 형성되며, 상부면이 상기 층간절연막의 상부면과 동일한 높이를 갖는 컵 형태의 하부전극;
    상기 하부전극의 내측벽과 바닥 그리고 상기 하부전극 주변의 상기 층간절연막을 일부 덮는 유전막; 및
    상기 유전막 상의 상부전극을 구비하는 디램(DRAM) 소자.
  5. 제 4 항에 있어서,
    상기 반도체 기판 내에 형성된 제 2 깊이를 갖는 제 1 웰(well); 및
    상기 제 1 웰 내에 형성되며 상기 제 2 깊이보다 얕은 제 3 깊이를 갖는 제 2 웰을 더 구비하되,
    상기 제 3 깊이는 상기 제 1 깊이보다 깊은 것을 특징으로 하는 디램 소자.
  6. 제 4 항에 있어서,
    상기 하부전극의 최하부면은 상기 제 2 깊이보다 얕되 상기 제 3 깊이보다 깊게 위치하는 것을 특징으로 하는 디램 소자.
  7. 제 6 항에 있어서,
    상기 제 3 깊이 이하에서 상기 하부전극과 접하는 상기 반도체 기판에 형성되는 제 2 불순물 주입 영역; 및
    상기 제 1 깊이 이하에서 상기 하부전극과 접하는 상기 반도체 기판에 형성되며 상기 제 2 불순물 주입 영역과 상기 제 2 웰 내에 형성되는 제 3 불순물 주입 영역을 더 구비하되,
    상기 제 1 웰, 상기 제 1 불순물 주입 영역 및 상기 제 3 불순물 주입 영역에는 제 1 형의 불순물이 도핑되고,
    상기 제 2 웰 및 상기 제 2 불순물 주입 영역에는 제 2 형의 불순물이 도핑된 것을 특징으로 하는 디램 소자.
  8. 제 4 항에 있어서,
    상기 하부전극의 최하부면은 상기 제 3 깊이보다 얕되 상기 제 1 깊이보다 깊게 위치하는 것을 특징으로 하는 디램 소자.
  9. 제 8 항에 있어서,
    상기 제 1 깊이 이하에서 상기 하부전극과 접하는 상기 반도체 기판에 형성되는 제 2 불순물 주입 영역을 더 구비하되,
    상기 제 1 웰, 상기 제 1 불순물 주입 영역 및 상기 제 2 불순물 주입 영역에는 제 1 형의 불순물이 도핑되고,
    상기 제 2 웰에는 제 2 형의 불순물이 도핑된 것을 특징으로 하는 디램 소자.
  10. 제 4 항에 있어서,
    상기 상부전극 및 상기 적어도 1층의 층간절연막 상에 위치하는 상부층간절연막;
    이웃하는 두개의 게이트 패턴들 사이에서 상기 상부층간절연막 및 상기 적어도 1층의 층간절연막을 관통하여 상기 반도체 기판과 접하는 비트라인 콘택 플러그; 및
    상기 상부층간절연막 상에 위치하며 상기 비트라인 콘택 플러그와 접하는 비트라인을 더 구비하는 디램 소자.
  11. 제 4 항에 있어서,
    상기 적어도 1층의 층간절연막 내에 위치하며, 상기 하부전극의 상부면의 높이보다 낮게 위치하되 상기 하부전극과 접하지 않는 비트라인; 및
    상기 비트라인을 상기 반도체 기판에 연결시키는 비트라인 콘택 플러그를 더 구비하는 디램 소자.
  12. 반도체 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계;
    상기 반도체 기판 상에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴의 양측의 상기 활성 영역에 제 1 깊이를 갖는 제 1 불순물 주입 영역을 형성하는 단계;
    상기 반도체 기판 상에 적어도 1층의 층간절연막을 형성하는 단계;
    상기 게이트 패턴의 일측에 위치하는 적어도 한층의 상기 층간절연막 및 상기 반도체 기판의 소정 부분을 순차적으로 패터닝하여 스토리지 노드홀을 형성하는 단계;
    하부전극막을 콘포말하게 형성하는 단계;
    평탄화 공정을 실시하여 상기 층간절연막 상의 상기 하부전극막을 제거하고 상기 스토리지 노드홀 안에 하부전극을 형성하는 단계;
    유전막 및 상부전극막을 순차적으로 형성하는 단계; 및
    상기 상부전극막 및 상기 유전막을 차례로 패터닝하는 단계를 구비하는 디램 소자의 형성 방법.
  13. 제 12 항에 있어서,
    상기 반도체 기판에 제 2 깊이를 갖는 제 1 웰을 형성하는 단계;
    상기 반도체 기판에 상기 제 2 깊이보다 얕은 제 3 깊이를 갖는 제 2 웰을 형성하는 단계를 더 포함하되,
    상기 제 3 깊이는 상기 제 1 깊이보다 깊은 것을 특징으로 하는 디램 소자의 형성 방법.
  14. 제 12 항에 있어서,
    상기 스토리지 노드홀을 형성한 후에,
    상기 스토리지 노드홀에 의해 노출된 상기 반도체 기판에 대해 적어도 1회의 이온 주입 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 디램 소자의 형성 방법.
  15. 제 12 항에 있어서,
    상기 스토리지 노드홀의 바닥은 상기 제 2 깊이보다 얕되 상기 제 3 깊이보다 깊게 위치하도록 형성되는 것을 특징으로 하는 디램 소자의 형성 방법.
  16. 제 15 항에 있어서,
    상기 스토리지 노드홀을 형성한 후에,
    이온 주입 공정을 실시하여 상기 제 3 깊이 이하에서 상기 스토리지 노드홀에 의해 노출된 상기 반도체 기판에 제 2 불순물 주입 영역을 형성하는 단계; 및
    이온 주입 공정을 실시하여 상기 제 1 깊이 이하에서 상기 스토리지 노드홀에 의해 노출된 상기 반도체 기판에 상기 제 2 불순물 주입 영역과 상기 제 2 웰 내에 제 3 불순물 주입 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 디램 소자의 형성 방법.
  17. 제 15 항에 있어서,
    상기 스토리지 노드홀을 형성한 후에,
    이온 주입 공정을 실시하여 상기 제 1 깊이 이하에서 상기 스토리지 노드홀에 의해 노출된 상기 반도체 기판에 제 3 불순물 주입 영역을 형성하는 단계; 및
    이온 주입 공정을 실시하여 상기 제 3 깊이 이하에서 상기 스토리지 노드홀에 의해 노출된 상기 반도체 기판에 제 2 불순물 주입 영역을 형성하는 단계를 더 구비하되,
    상기 제 2 불순물 주입 영역은 상기 제 3 불순물 주입 영역을 감싸도록 형성되는 것을 특징으로 하는 디램 소자의 형성 방법.
  18. 제 16 또는 17 항에 있어서,
    상기 제 1 웰, 상기 제 1 불순물 주입 영역 및 상기 제 3 불순물 주입 영역은 제 1 형의 불순물이 도핑되어 형성되고,
    상기 제 2 웰 및 상기 제 2 불순물 주입 영역은 제 2 형의 불순물이 도핑되어 형성된 것을 특징으로 하는 디램 소자의 형성 방법.
  19. 제 12 항에 있어서,
    상기 스토리지 노드홀의 바닥은 상기 제 3 깊이보다 얕되 상기 제 1 깊이보다 깊게 위치하도록 형성되는 것을 특징으로 하는 디램 소자의 형성 방법.
  20. 제 19 항에 있어서,
    상기 스토리지 노드홀을 형성한 후에,
    이온 주입 공정을 실시하여 상기 제 1 깊이 이하에서 상기 스토리지 노드홀에 의해 노출되는 상기 반도체 기판에 제 2 불순물 주입 영역을 형성하는 단계를 더 구비하되,
    상기 제 1 웰, 상기 제 1 불순물 주입 영역 및 상기 제 2 불순물 주입 영역은 제 1 형의 불순물이 도핑되어 형성되고,
    상기 제 2 웰은 제 2 형의 불순물이 도핑되어 형성된 것을 특징으로 하는 디램 소자의 형성 방법.
  21. 제 12 항에 있어서,
    상기 상부전극이 형성된 상기 반도체 기판 상에 상부층간절연막을 형성하는 단계;
    이웃하는 두개의 게이트 패턴들 사이에서 상기 상부층간절연막 및 상기 적어도 1층의 층간절연막을 관통하여 상기 반도체 기판과 접하는 비트라인 콘택 플러그를 형성하는 단계; 및
    상기 상부층간절연막 상에 상기 비트라인 콘택 플러그와 접하는 비트라인을 형성하는 단계를 더 구비하는 것을 특징으로 하는 디램 소자의 형성 방법.
  22. 제 12 항에 있어서,
    상기 적어도 1층의 층간절연막을 형성하는 단계는 제 1 층간절연막을 형성하는 단계와 제 2 층간절연막을 형성하는 단계를 구비하며,
    상기 제 1 층간절연막을 형성한 후, 상기 제 2 층간절연막을 형성하기 전에,
    상기 제 1 층간절연막을 관통하여 상기 반도체 기판과 접하는 비트라인 콘택 플러그를 형성하는 단계; 및
    상기 제 1 층간절연막 상에 상기 비트라인 콘택 플러그와 접하는 비트라인을 형성하는 단계를 더 구비하는 것을 특징으로 하는 디램 소자의 형성 방법.
KR1020040113188A 2004-12-27 2004-12-27 커패시터를 구비하는 디램 소자의 형성 방법 및 그방법으로 형성된 디램 소자 KR100745594B1 (ko)

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