KR100206885B1 - 트렌치 캐패시터 메모리셀 제조방법 - Google Patents

트렌치 캐패시터 메모리셀 제조방법 Download PDF

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KR100206885B1
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이영종
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구본준
엘지반도체주식회사
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor

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Abstract

본 발명은 서로 인접해 있는 트렌치와 트렌치사이에 고립트렌치를 형성시키고, 트렌치 캐패시터의 플레이트전극을 P형 재료를 사용하여 도핑시켜서, 인접한 캐패시터간의 상호작용으로 이한 정보의 오류(error)를 줄일 수 있고, 실리콘 기판의 경계면을 따라서 유기되는 누설전류를 줄일 수 있도록 된 트렌치 캐패시터 메모리 셀의 제조방법에 관한 것으로, 실리콘 기판의 필드영역에 고립트렌치와 다수개의 트렌치를 소정깊이만큼 형성시키고, 상기 트렌치의 측벽에는 P형 도핑된 폴리실리콘과 박막유전체가 증착되고, 이온주입공정을 통해 n확산영역을 형성하고, 이후 캐패시터의 스토리지노드의 역할을 하는 n형 도핑된 실리콘층이 증착되어 상기 트렌치를 매립하고, 또한 n형 도핑된 폴리실리콘층을 증착하여 상기 n형 도핑된 실리콘층과 n형 도핑된 폴리실리콘층이 전기적으로 서로 연결되고, 이후 층간유전체에 의해 절연되고, 배선을 형성하여 이루어진 것이다.

Description

트렌치 캐패시터 메모리셀 제조방법
제1도는 종래 핀형 메모리셀을 나타낸 종단면도.
제2도는 종래 트렌치형 메모리셀을 나타낸 종단면도.
제3a도 및 b도는 종래 트렌치형 메모리셀을 나타낸 제2도와 유사한 도면.
제4a도 내지 d도는 종래 트렌치 메모리셀의 제조공정을 보인 수순단면도.
제5a도 내지 b도는 본 발명에 따른 트렌치형 메모리셀의 평면도.
제6a도 내지 n도는 본 발명에 따른 트렌치형 메모리셀의 제조공정을 보인 수순단면도.
* 도면의 주요부분에 대한 부호의 설명 *
8-a : n형 도핑된 실리콘층 9-a : 고립트렌치
18-a : 금속배선 20, 43, 51 : 제1, 2, 3 산화막
31 : 실리콘기판 34 : 패드산화막
35 : 질화막 40 : 게이트산화막
41 : 폴리실리콘층 42 : 캡산화막
44 : n 확산영역 52 : 트렌치
53,54 : 폴리실리콘층 55 : 층간유전막(interlayer dielectric)
64 : 박막유전체층
본 발명은 트렌치 캐패시터 메모리셀 제조방법에 관한 것으로, 특히 서로 인접해 있는 트렌치 캐패시터와 트렌치 캐패시터 사이에 트렌치고립영역을 형성시키고, 트렌치 캐패시터의 플레이트전극을 P형 도핑된 재료를 이용해 형성하여서 된 트렌치 캐패시터 메모리셀 제조방법에 관한 것이다.
직접회로(Integrated Circuit : 이하 IC라 칭함) 소자의 스케일링 다운(Scalig down)을 선도해 가는 것은 메모리소자인 디램이다. 디램은 1 트렌지스터(transistor), 1캐패시터(capacitor)로 하나의 셀(cell)을 구성하는데, 고집적화로 인해 하나의 셀이 차지하는 면적은 점점 감소한다. 이와 같이 셀의 크기가 작아짐에 따라 셀을 구동시키는 전압(Voltage)을 어느 정도 낮출 수 있도록 설계할 수 있다. 그러나, 캐패시터에 충전되는 전하량(capacitance)은 집적도에 무관하게 더이상 낮출 수 없는 일정한 하한선(low limit)을 가지고 있는데, 이는 셀 크기의 감소로 인해 캐패시터의 주변으로 전하가 누설(Leakage)될 가능성이 높아지고, 또한 웨이퍼(wafer)의 외부로 부터 유입되는 알파(α)입자에 의한 소프트에러(soft error)의 영향이 상대적으로 더욱 커져서 센싱이 불가능하기 때문이다. 현재 디램을 구성하는 캐패시터에 최소한의 캐패시턴스는 약 25∼30fF정도인 것으로 알려져 있다.
한편, 셀 크기가 점점 작아짐에 따라 캐패시터가 차지하는 면적도 감소하게 되므로 유전박막(dielectric thin film)의 유전율(dielectric constant : εr)을 높이는 것이 매우 중요하다. 일반적으로 실리콘 제조공정에 있어서 가장 호환성이 있는(compatible) 유전박막은 이산화규소(SiO2)인데, 불행히도 이산화규소(SiO2)는 유전율이 약 3.8에 지나지 않는다. 또한, 상기 유전박막의 두께를 감소시키는 것도 한계가 있기 때문에, 단독으로 쓰이지 못하고 ONO층(Oxide-Nitride-Oxide : 산화막-질화막-산화막)이나 NO층(Nitride-Oxide : 질화막-산화막)의 박막으로 하여 사용된다. 그러나 현재 사용되고 있는 NO박막의 유효 두께는 질화열처리(nitridaion anneal)를 거친다고 하더라도 약 4nm정도가 한계인 것으로 알려져 있다. 따라서 이와 같은 유효 두께의 한계를 가지고 있는 NO층을 적용하여 캐패시터를 형성하는 경우 하한선 이상의 캐패시턴스를 확보하기 위해서는 플래너형(planar type)의 캐패시터로는 한계가 있기 때문에, 3차원구조의 캐패시터를 형성해야만 하며, 이를 위해서는 실리콘 표면위로 쌓아가던지 혹은 실리콘 표면아래로 파 내려가야 한다.
제1도 및 제2도는 3차원 캐패시터구조의 예를 나타낸 단면도로서, 제1도는 지느러미(fin) 구조의 스택 캐패시터(stacked capacitor)인데, 이는 지느러미의 수를 늘려나가면서 원하는 캐패시턴스를 확보하는 방법이다. 그러나, 이 구조는 캐패시터의 높이가 높은 스택 캐패시터의 형태로서 필수적으로 캐패시터 오버 비트라인(capacitor over bit line : COB)구조의 셀을 형성해야만 하고, 이로 인해 캐패시터의 형성전에 비트라인을 먼저 형성하고 캐패시터 형성 후에 금속라인과 절연을 위해 층간유전막(interlayer dielectric)을 평탄화(planarization)를 통해 형성하므로, 배선공정(metallization process)시에 콘택홀(contact hole)이 비트라인(bit line)과 실리콘 기판에 동시에 오픈되어, 깊이에 차이가 있는 두 종류의 콘택홀들을 동시에 매립(filling)시켜야 하기 때문에 제조공정이 어려운 문제점이 있다.
한편 제2도는 트렌치 캐패시터를 나타낸 종단면도로서, 유효 캐패시터(capactitor) 영역을 확보하기 위해서는 트렌치(trench)의 깊이가 깊어져야 한다. 따라서 트렌치 에치, 클리닝 및 트렌치 내부에 전극으로 사용될 실리콘 박막매립공정이 어려운 문제점이 있었다. 또한 상기한 트렌치 캐패시터는 실리콘 기판과의 접촉면적이 넓은 이유로 알파(α)입자에 의한 소프트에러가 발생할 소지가 제1도의 스택캐패시터에 비해 높다.
제3도의 a는 소프트에러에 대한 저항(resistance)을 개선한 구조의 트렌치형 캐패시터로서, 이에 도시한 바와 같이, 이 구조에서는 트렌치영역(6) 주변의 실리콘 기판(1)이 플레이트역할을 하고, 상기 트렌치영역(6)에 매립되어있는 폴리실리콘(8)이 스토리지노드(storage node)가 된다. 그러나, 비록 이와 같은 구조에서는 제2도에서 일어나는 알파(α)입자에 의한 소프트에러의 감소효과는 있지만, P-우물(P-well)(2)의 박막유전막과 실리콘 기판의 경계면을 따라서 누설전류(leakage current)가 유기된다. 제3도의 b는 제3도의 a의 B-B'선 단면도이며, 트렌치 캐패시터부분을 나타낸 것이다.
종래 트렌치 캐패시터의 제조방법을 첨부도면을 참조하여 설명하면 다음과 같다. 먼저, 제4도의 a에서 P형 실리콘 기판(1)위에 이온주입(BF2)을 하고 붕소(boron)를 드라이브인(drive-in)하는 열처리(anneal)공정을 거쳐 P-우물(2)을 형성한다. 이때, 상기 이온주입공정전에 버퍼 산화막(buffer oxidation)(3)을 형성하여 실리콘기판(1)에 가해지는 손상을 방지한다.(도시않됨). 상기 버퍼산화막(3)은 드라이브인 이후에도 완전히 제거(strip)된다.
그 다음, 제4도의 b에서 패드산화막(pad oxidation)(4)을 형성하고, 질화막(Si3N4)(5)을 화학기상증착법(Chemical Vapour deposition : 이하 CVD라 함)으로 형성한 다음, 트렌치를 형성할 부분을 포토리소그래피 공정으로 구분(define)하며, 그 부분만 실리콘이 드러나도록 한다.
이 후 제4도의 c에서는 건식식각방법으로 트렌치영역(trench area)(6)을 형성한 다음 박막유전막(7)를 형성하고, 스토리지노드가 될 도핑된 폴리실리콘(doped polysilicon)(8)을 형성한다. 제4도의 d에서는 비동방성(anisotropic) 건식식각을 수행하여 트렌치영역(6)의 윗부분 폴리실리콘(8)을 제거하고, 질화막(5)/패드산화막(6)은 계속해서 건식식각이나 습식식각방법으로 완전히 제거(strip)하여 실리콘기판(1)에 트렌치 캐패시터를 형성한다.
제4도의 e에서는 LOCOS방법이나 변형된(modified) LOCOS방법 등으로 활성영역(active region)과 필드영역(field region)을 구분하여, 필드영역에 필드산화막(9)을 형성시킨다.
제4도의 f는 트랜지스터의 게이트(gate) 형성을 위한 공정으로서, 소정두께에 맞춰 게이트산화막(gate oxide film)(10)을 형성하고, 폴리실리콘(11)과 산화막(12)을 형성한 다음 포토리소그래피공정을 거쳐 상기 산화막(12), 폴리실리콘(11)과 게이트산화막(10)을 동시에 구분(define)한다. 이 과정에서 산화막(12)은 게이트 뚜껑(capping)역할을 한다
제4도의 g에서는 화학기상증착법(CVD)으로 다시 산화막(13)을 형성하고 비등방성 건식식각(anisotropic dry etch)를 수행하면 게이트 폴리실리콘(11)은 산화막(12, 13)으로 둘러싸인 구조가 된다.
제4도의 h에서는 소스/드레인 영역(source/drain region)을 형성하기 위한 n형 이온주입공정(n type ion implantation)을 수행하여 게이트 양편에 n확산영역(n-diffused region)(14)을 전기적으로 연결해주는 도핑된 폴리실리콘(15)을 화학기상증착법(CVD)으로 증착시킨다음 포토리소그래피공정을 통해 구분(define)한다.
상기 과정을 통해 제조된 디램셀은 그 위에 형성될 금속선(metal line)(18)과의 절연을 위해 층간유전막(16)를 형성시키고 콘택(contact)(17)을 오픈하여 금속선(18)을 형성함으로써 디램(DRAM)셀이 완성된다(제3도 a참조).
상기와 같이 제조된 디램셀은 이 후 반도체 패키지 제조공정에 의해 패키징(Packaging)되어 각종 인쇄회로기판에 장착됨으로써 소정의 정보를 저장하거나 저장된 정보를 읽을 수 있게 된다.
상기한 바와 같이 종래 트렌치 캐패시터에 있어서, 트렌치영역간의 고립(isolation)이 불완전하기 때문에 가장 근접한 캐패시터간에 상호작용(interaction)이 있게되므로, 기억된 정보에 오류(error)를 발생시키는 문제점이 있었고, 상기 트렌치영역(6)에 매립(filling)되어있는 폴리실리콘(8)이 스토리지노드(storage node)가 되어 P-우물(P-well)(2)의 박막유전막(7)과 실리콘 기판의 경계면을 따라서 누설전류가 생기는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 트렌치 캐패시터에 있어서의 문제점을 해결하기 위하여 안출한 것으로, 인접한 캐패시터간의 상호작용으로 인한 정보의 오류(error)를 줄일 수 있도록 된 트렌치 캐패시터 메모리셀의 제조방법을 제공함에 그 목적이 있다.
본 발명의 또 다른 목적은 트렌치영역에 P형 불순물로 도핑된 폴리실리콘을 형성하여 실리콘 기판의 경계면을 따라서 유기되는 누설전류를 줄일 수 있도록 된 트렌치 캐패시터 메모리 셀 제조방법을 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 바람직한 일실시예에 따른 트렌치 캐패시터 메모리셀 제조방법은 실리콘 기판상에 패드산화막과 질화막을 형성한 후, 사진직각을 통해 패터닝하여 실리콘 기판상에 고립트렌치를 형성하는 공정과; 상기 고립트렌치가 형성된 구조물 상에 제1산화막을 증착한 후, 그 제1산화막, 질화막 및 패드산화막을 식각하여 고립트렌치를 매립시키고, 상기 고립트렌치와 이격되는 실리콘 기판상에 게이트산화막, 도핑된 제1폴리실리콘 및 캡산화막이 적층된 게이트를 형성하는 공정과; 상기 게이트가 형성된 구조물 상에 제2산화막을 증착한 후, 블랭킷 비등방성 건식식각하여 게이트의 측벽스페이서를 형성하는 공정과; 이온주입공정을 통해 상기 측벽스페이서가 형성된 게이트의 양측 실리콘 기판내에 제1, 제2n 확산영역을 형성하는 공정과; 상기 제1, 제2n 확산영역이 형성된 구조물 상에 제3산화막을 증착 및 패터닝하여 노출된 제2n+확산영역 및 실리콘 기판의 일부를 식각하여 상기 고립트렌치에 인접하는 하나 이상의 트렌치를 형성하는 공정과; 상기 트렌치가 형성된 구조물 상에 제2폴리실리콘층을 증착하고, 비등방성 건식식각하여 상기 트렌치 측벽을 제외한 영역의 제2폴리실리콘층을 제거하는 공정과; 상기 트렌치 측벽에 제2폴리실리콘층이 형성된 구조물 상에 박막유전체층을 형성하여 에치백하는 공정과; 상기 박막유전체층이 형성된 구조물 상에 도핑된 제3폴리실리콘층을 증착하고, 블랭킷 식각하여 상기 트렌치를 매립시킨 후, 상기 제3산화막을 제거하는 공정과; 상기 제3산화막이 제거된 구조물 상에 도핑된 제4폴리실리콘층을 증착 및 패터닝하여 상기 제3폴리실리콘층과 제2n 확산영역을 접촉시키는 공정과; 상기 제4폴리실리콘층이 형성된 구조물 상에 층간유전막을 형성하고, 사진식각공정을 통해 상기 제1n+확산영역을 노출시킨 후, 상부전면에 금속배선을 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
상기와 같이 하여 제조된 트렌치 캐패시터 메모리셀은 이 후 패키징되어 각종 셋트의 기판에 실장되어 정보를 저장하거나 저장된 정보를 읽을 수 있게 된다.
이하, 본 발명에 따른 트렌치 캐패시터 메모리 셀 제조방법을 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
제5도의 a 및 b는 본 발명에 따른 트렌치 캐패시터 메모리셀의 평면도로서, a는 활성영역(active region)(19)과 필드영역(field region)이 되는 고립트렌치(9-a)가 위치한 영역, 그리고 트렌치 캐패시터의 스토리지노드의 역할을 하는 n형 도핑된 실리콘(8-a)과 금속콘택(metal contact)부분(17-a)을 표시한 평면도로서, 이에 도시한 바와 같이, 상기 a에서 빗금친(hatchd) 영역이 트렌치 고립영역이고, X표로 표시된 사각형이 트렌치 캐패시터 부분이며, 또한, b는 상기 a의 메모리셀에 비트라인(bit line)을 형성시켰을 때의 평면도이다. 참고부호 11-a는 워드라인(word line)을 가리킨다.
이하 본 발명에 따른 트렌치 캐패시터 메모리 셀의 제조방법의 바람직한 일실시예를 첨부도면을 참조하여 상세히 설명한다.
제6도의 a 내지 n는 제5도 b의 A-A'단면에 따르는 수순단면도를 나타낸 것이다.
먼저, 제6도 a에 도시한 바와 같이, 준비된 실리콘기판(31)위에 패드산화막(34)을 열산화공정(thermal oxidation process)으로 형성시키고, 트렌치 예치시 차단막(blocking)으로서 사용되는 질화막(Si3N4)(35)을 화학기상증착법(CVD)으로 증착시킨다.
바람직하게는 상기 패드산화막(34)은 약 20-150nm정도 두께로 증착하고, 상기 질화막(35)은 약 100-300nm정도 두께로 증착한다.
이 후, 제6도 b에 도시한 바와 같이, 포토리소그래피공정을 통해 트렌치고립영역(즉, 필드영역)을 구분(define)하고, 차례대로 질화막-산화막(35, 34)을 건식식각에 의해 제거하고, 실리콘기판을 트렌치 식각하여 고립트렌치(9-a)를 형성한다.
이 후, 제6도 c에 도시한 바와 같이, 스텝 커버리지(step coverage)가 우수한 제1산화막(20)을 화학기상증착법(CVD)에 의해 증착시켜서 상기 고립트렌치(9-a)를 매립한다. 여기서 상기 고립트렌치(9-a)의 내부를 채우는 제1산화막(20)은 HTO(High Temperature Oxide), HLD(High temperature Low pressure Dielectric) 및 학습도가 낮고 스트레스레벨(stress level)이 낮은 SOG(Spin-On-Glass)중에 선택된 하나로 형성한다.
이 후, 제6도 d에 도시한 바와 같이, 제1산화막(20)을 질화막(35)이 드러날 때 까지(exposed) 에치백(etch back)하고, 습식 스트립(wet strip)방법으로 상기 질화막(35)을 제거하고 패드산화막(34)도 제거한 뒤에 게이트산화막(40), 도핑된 폴리실리콘(41) 및 캡 산화막(42)을 형성한다. 여기서 폴리실리콘(41) 및 캡산화막(42)은 화학기상증착법(CVD)으로 형성하며, 상기 폴리실리콘의 도핑방법은 POCl3확산에 의한 것 또는 SiH4(Si2H6)-PH3혼합가스를 이용한 인시튜(in-situ)도핑법 중에 선택된 하나를 사용한다. 상기 제1산화막(20)의 에치백공정은 건식, 습식에치를 모두 이용할 수 있으며, 기계화학적 폴리싱(Chemical Mechanical Polishing)공정을 적용할 수도 있는데, 질화막(35)이 에치 스톱층(etch stop layer)으로 작용하므로 공정이 용이하다.
이 후, 제6도 e에 도시한 바와 같이, 폴리실리콘(41), 캡산화막(42) 및 게이트 산화막(40)을 포토리소그래피공정으로 구분(define)한다. 에치공정은 캡산화막(42), 도핑된 폴리실리콘(41) 그리고 게이트산화막(40) 순으로 진행되며, 에치공정이 끝난뒤 다시 한번 화학기상증착법(CVD)으로 제2산화막(43)을 증착시킨다.
이 후, 제6도 f에 도시한 바와 같이, 블랭킷 비등방성 건식식각(blanket anitropic dry etch)을 실시하여 게이트에 측벽(side wall)을 형성시키고, 소스/드레인(source/drain)영역을 형성시키기 위한 이온주입공정을 진행한다. 본 발명의 실시예에서는 NMOS를 예로하므로, n확산영역(44)이 형성된다.
이 후, 제6도 (g)에 도시한 바와 같이, 다시 화학기상증착법(CVD)에 의해 제3산화막(51)을 형성하고 캐패시터 트렌치가 오픈될 영역을 구분(define)한 다음 산화막(51)을 식각하여 캐패시터 영역이 될 실리콘기판(31)이 드러나도록 한다. 여기서 드러난 실리콘기판(31)은 평면상에서 사각형모양으로, 한 변은 상기 제3산화막(51)에 의해 나머지 세변은 제1산화막(20)에 의해 둘러싸이게 된다.
이 후, 제6도의 h 에 도시한 바와 같이, 상기와 같은 4변 산화막(20, 51)을 차단막으로 하여 실리콘 기판(31) 하방으로 트렌치 에치를 한다. 바람직하게는, 상기 트렌치에치 공정에 의해 형성되는 캐패시터트렌치(52)의 깊이는 고립트렌치(9-a)의 깊이를 초과하지 않도록 한다.
이 후, 제6도의 i에 도시한 바와 같이, 캐패시터 플레이트의 역할을 하는 폴리실리콘층(poly silicon layer)(53)을 화학기상증착법(CVD)으로 형성한다. 상기 폴리실리콘층(53)은 붕소(Boron)가 도핑된 폴리실리콘 또는 비정질 실리콘으로, 실리콘(silicon)의 소스(source)로는 SiH4나 Si2H6, 붕소의 소스로는 B2H6를 사용하여 인시튜(in-situ)도핑하며, 약 50-500nm정도의 두께로 형성한다.
이 후, 제6도의 j에 도시한 바와 같이, 비등방성 건식식각을 통해 캐패시터트렌치(52)내의 측벽에 붕소도핑된 폴리실리콘층(53)을 남기고 나머지 영역은 모두 제거한 다음, 박막유전체층(64)을 형성한다.
이 후, 제6도의 k에 도시한 바와 같이, n형 불순물로 도핑된 폴리실리콘층(8-a)을 화학기상증착법으로 증착시켜 트렌치를 완전히 채운다.
이 후, 제6도의 l에 도시한 바와 같이, 다시 블랭킷 식각하여 트렌치(52) 이외 지역의 n형 도핑된 폴리실리콘층(8-a)을 제거한다. 그 다음 제3산화막(51)을 블랭킷 식각하여 n확산영역(44)을 노출시킨다.
이후, 제6도의 (m)에 도시한 바와 같이, n형 도핑된 폴리실리콘(54)을 화학기상층착방법으로 증착시키고, 포토리소그래피공정에 의해 구분함으로써 비트라인(bit line)이 형성될 n+확산영역(44)을 완전히 커버하고 트렌치 캐패시터의 스토리지노드(storage node)로서의 역할을 하는 실리콘층(8-a)과 n+확산영역(44)이 연결되도록 한다. 바람직하게는 상기 n형 도핑된 폴리실리콘(54)은 두께가 약 50-500nm정도로 증착된 것이다.
이 후, 제6도의 (m)에 도시한 바와 같이, 층간유전막(55)을 형성한다. 이 때, 층간유전막(55)은 USG(Undoped Silicate Glass), PSG(Phosphosilicate Glass) 및 BPSG(Borophosphosilicate Glass) 중에 선택된 하나로 형성된다.
이 후, 제6도의 (m)에 도시한 바와 같이, 설계(design)에 의거하여 비트라인 금속콘택을 포토리소그래피공정으로 구분하고 금속배선(18-a)을 형성한다.
상기와 같은 단계를 통해 제조된 본 발명에 따른 기억소자 셀 제조방법에 따르면, 트렌치 캐패시터를 제조하는 기술로써 매우 깊은 트렌치가 서로 가깝게 인접하더라도 전기적으로 고립이 이루어지도록 트렌치 고립영역을 형성함으로써 인접 트렌치간에 상호작용으로 인한 에러를 감소시키는 효과가 있다. 또한 스토리지노드와 플레이트의 위치를 반대로 하여 알파(α)입자에 의한 소프트에러를 저감시키게 되는 효과가 있다. 또한 트렌치 캐패시터의 플레이트를 실리콘기판 대신에 붕소도핑된 폴리실리콘층을 형성시킴으로써 전류누설경로(current leakage path)가 제거되는 효과가 있고, 또한, 트렌치캐패시터 구조이므로 공정 마진이 확보되는 효과가 있다.
상기한 바와 같이 본 발명은 바람직한 실시예를 중심으로 설명 및 도시하였으나 본 발명의 기술분야에 익숙한 기술자라면 본 발명의 요지를 벗어남이 없이 다양하게 변형실시가 가능할 것이다.

Claims (7)

  1. 실리콘기판상에 패드산화막과 질화막을 형성한 후, 사진식각을 통해 패터닝하여 실리콘기판상에 고립트렌치를 형성하는 공정과; 상기 고립트렌치가 형성된 구조물 상에 제1산화막을 증착한 후, 그 제1산화막, 질화막 및 패드산화막을 식각하여 고립트렌치를 매립시키고, 상기 고립트렌치와 이격되는 실리콘기판상에 게이트산화막, 도핑된 제1폴리실리콘 및 캡산화막이 적층된 게이트를 형성하는 공정과; 상기 게이트가 형성된 구조물 상에 제2산화막을 증착한 후, 블랭킷 비등방성 건식식각하여 게이트의 측벽스페이서를 형성하는 공정과; 이온주입공정을 통해 상기 측벽스페이서가 형성된 게이트의 양측 실리콘기판내에 제1, 제2n+확산영역을 형성하는 공정과; 상기 제1, 제2n+확산영역이 형성된 구조물 상에 제3산화막을 증착 및 패터닝하여 노출된 제2n+확산영역 및 실리콘 기판의 일부를 식각하여 상기 고립트렌치에 인접하는 하나 이상의 트렌치를 형성하는 공정과; 상기 트렌치가 형성된 구조물 상에 제2폴리실리콘층을 증착하고, 비등방성 건식식각하여 상기 트렌치 측벽을 제외한 영역의 제2폴리실리콘층을 제거하는 공정과; 상기 트렌치 측벽에 제2폴리실리콘층이 형성된 구조물 상에 박막유전체층을 형성하여 에치백하는 공정과; 상기 박막유전체층이 형성된 구조물 상에 도핑된 제3폴리실리콘층을 증착하고, 블랭킷 식각하여 상기 트렌치를 매립시킨 후, 상기 제3산화막을 제거하는 공정과; 상기 제3산화막이 제거된 구조물 상에 도핑된 제4폴리실리콘층을 증착 및 패터닝하여 상기 제3폴리실리콘층과 제2n+확산영역을 접촉시키는 공정과; 상기 제4폴리실리콘층이 형성된 구조물 상에 층간유전막을 형성하고, 사진식각공정을 통해 상기 제1n+확산영역을 노출시킨 후, 상부전면에 금속배선을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 트렌치캐패시터 메모리셀 제조방법.
  2. 제1항에 있어서, 상기 제1산화막은 HTO(High Temperature Oxide), HLD(High temperature Low pressure Dielectric) 및 함습도가 낮고, 스트레스레벨이 낮은 SOG(spin-on-glass) 중에 선택된 하나로 형성되는 것을 특징으로 하는 트렌치캐패시터 메모리셀 제조방법.
  3. 제1항에 있어서, 상기 트렌치의 깊이는 상기 고립트렌치의 깊이를 초과하지 않도록 형성되는 것을 특징으로 하는 트렌치캐패시터 메모리셀 제조방법.
  4. 제1항에 있어서, 상기 제2폴리실리콘층은 붕소로 도핑된 폴리실리콘 또는 비정질 실리콘 중에 선택된 하나로 형성되는 것을 특징으로 하는 트렌치 캐패시터 메모리셀 제조방법.
  5. 제4항에 있어서, 상기 제2폴리실리콘층은 실리콘소스로 SiH4또는 Si2H6, 붕소소스로 B2H6를 사용하여 도핑되며, 50nm~500nm의 두께로 형성되는 것을 특징으로 하는 트렌치 캐패시터 메모리셀 제조방법.
  6. 제1항에 있어서, 상기 제3폴리실리콘층은 n형 불순물로 도핑되며, 50nm~500 nm의 두께로 형성되는 것을 특징으로 하는 트렌치캐패시터 메모리셀 제조방법.
  7. 제1항에 있어서, 상기 층간유전막은 USG(Undoped Silicate Glass), PSG(Ph osphosilicate Glass) 또는 BPSG(Borophosphosilicate Glass) 중에 선택된 하나로 형성되는 것을 특징으로 하는 트렌치 캐패시터 메모리셀 제조방법.
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