JPS6386560A

JPS6386560A - 半導体装置の製造方法

Info

Publication number: JPS6386560A
Application number: JP61231817A
Authority: JP
Inventors: Yasuo Matsumoto; 松元　保男
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-09-30
Filing date: 1986-09-30
Publication date: 1988-04-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、溝掘り型のキャパシタと溝掘り型の素子分
離領域とを備えた半導体装置の製造方法に関する。

（従来の技術）近年、半導体装置、特にＤ　ｙｎａｉｌｃ　　ＲＦｉｎ
ｄｏＩＩＡ　ｃｃｅｓ　　Ｍ　ｅｍｏｒｙ　　（以下Ｄ
ＲＡＭと略称する）では高密度化が進み、各回路を構成
する素子の寸法の微細化を余儀なくされている。特に、
上記ＤＲＡＭでは、情報を記憶するセルと呼ばれる領域
がデバイス面積における大きな部分を占有するため、セ
ルの微細化が非常に重要な技術となる。

上記ＤＲＡＭは、基本的にはキャパシタに蓄えた電荷を
信号として情報内容の判断を行なうため、回路動作マー
ジンからの点から言えばセルが微細化されて蓄積電荷量
が減ることは好ましくない。

このようなセル面積の減少による蓄積電荷量の減少に対
処するため、セル部のシリコン基板１；：　？Ｒヲ掘り
、溝の内側壁もキャパシタとして利用しく以下トレンチ
ギャバシタと呼ぶ）、蓄積電荷量を増やす方法が提案さ
れている。また、素子間の分離法として、シリコン基板
の深くまで溝を形成し、この溝内に絶縁物（例えば酸化
膜）を充填することにより、従来のＬＯＣＯ８法より微
細な寸法で且つ素子分離能力の大きい溝掘り型の素子分
離領域の形成方法（以下トレンチ分離法と呼ぶ）もある
。これらの溝掘り技術を使用したＤＲＡＭのセルの断面
構成は第２図に示すようになっている。

但し、第２図ではこの発明の説明に必要な部分にのみ着
目して示している。シリコン基板１１がＰ型である場合
を例に取って説明すると、このシリコン基板１１には、
トレンチ分離法により溝掘り型の素子分離領域１２が形
成され、この領域１２によって隣り合うキャパシタ部１
３．１４が分離されている。

−１−記キャパシタ部１３．１４は、情報としての電荷
を蓄積するキャパシタの一方の電極であるＮ型拡散層１
５と、他方の電極であるキャパシタ電極１Ｂ、およびこ
れら電極１５．１６の間に挟まれた誘電体１７とから成
る。そして、上記Ｎ型拡散層１５には、Ｎ型拡散層１８
ａが接して設けられており、この拡散層１８ａは同じく
Ｎ型の拡散層１８ｂ、シリコン基板１１上にゲート絶縁
膜１９を介して設けられたゲート電極２０とともに転送
トランジスタ旦を形成している。

そして、上記拡散層１８ｂはコンタクトホールを介して
ビット線としての配線層２２に接続される。なお、上記
転送用トランジスタ旦のゲート電極２０にはワード線が
接続されている。

ところで、」１記のような構成において、素子分離領域
１２用の溝とキャパシタ部す、圓の形成用の溝を形成す
る場合には、先ず素子分離領域１２を形成してからキャ
パシタ部１３．１４を形成している。

しかし、このような製造方法では、二つの溝のマスク合
わせが難しく、微細化した際には少しのマスクずれて］
−記素子分離領域【２の溝とキャノ＜シタ部１３．１４
の溝が接してしまい、キャパシタ部の一方の内側壁の電
極が形成できなくなる。このため、キャパシタ部すある
いはＵの容量が不足して不良となる欠点がある。

（発明が解決しようとする問題点）」二連したように、従来の半導体装置の製造方法では、
素子分離領域とキャパシタ部の溝のマスク合わせが難し
く、マスクずれによる不良が発生しやすい欠点がある。

この発明は」１記のような事情に鑑みて成されたもので
、その目的とするところは、素子分離領域とキャパシタ
用の溝を自己整合的に形成でき、マスクずれによる不良
を回避できる半導体装置の製造方法を提供することにあ
る。

［発明の構成］（問題点を解決するための手段と作用）この発明は、ま
ず、周知の技術である耐酸化性膜を使用した選択酸化法
により厚い酸化膜を形成した後、上記選択酸化のマスク
材である耐酸化性膜をマスクにしてＪ二記厚い酸化膜お
よび半導体基板をエツチングし、これによって形成され
た溝内に絶縁物を充填することにより、選択酸化法で形
成された厚い酸化膜の残存部と上記溝内に充填された絶
縁物から成る素子分離領域を形成する。

次に、−１−記マスク材を除去して半導体基板を露出−
５＝させた後、上記素子分離領域とフォトレジストをマスク
として半導体基板をエツチングし、キャパシタ用の溝を
形成するようにしている。

このような製造方法によれば、」−記キャパシタ用の溝
を形成する際に、選択酸化法で厚い酸化膜を形成した際
のバーズビークが素子分離用の溝よりも外側にせり出し
ているため、これをマスクとして形成されるキャパシタ
用の溝の内側壁は−に記素子分離領域と接することがな
く、キャパシタの一方の内側壁の電極が形成されないと
言う不良は生じない。

（実施例）以下、この発明の一実施例について図面を参照して説明
する。第１図（ａ）〜（１）は、この発明による半導体
装置の製造工程を順次示している。まず、シリコン基板
２３を熱酸化して厚さ５００人の熱酸化膜２４を成長さ
せ、この熱酸化膜２４上にＣＶＤ法により被膜としての
厚さ２０００人の多結晶シリコン膜２５、厚さ２０００
人のシリコン窒化膜２６、厚さ１μｍの酸化膜２７を順
次積層形成する（（ａ）図）。続いて、」−２酸化膜２
７上に図示しないフォトレジストパターンを形成した後
、フレオン系のガスを用いた反応性イオンエツチング（
ＲＩ　Ｅ）によりパターニングを行ない、−に記酸化膜
２７およびシリコン窒化膜２Ｂに開孔２８を形成する（
（ｂ）図）。次いで、熱酸化を行ない、上記開孔２８内
に厚い酸化膜２９を形成する（（Ｃ）図）。しかる後、
Ｉ−記シリコン窒化膜２６．酸化膜２７をマスクとして
、上記酸化膜２９の中央部をＲＩＥによりシリコン基板
２３に達する深さまでエツチングする（（ｄ）図）。次
に、エツチングガスを塩素系あるいは臭素系のものに切
換え、シリコン基板２３を所定の深さまでエツチングし
、素子分離領域用の溝３０を形成する（（ｅ）図）。

次に、に２酸化膜２７上の全面に所定の厚さのＣＶＤ−
５ｉ０２膜３１を上記溝３ｏが埋まるように堆積形成す
る（（ｆ）図）。その後、−ト記ＣＶＤ５ｉ０２膜３１
、酸化膜２７およびシリコン窒化膜２Ｇをフレオン系の
ガスを用いたＲＩＥによりエツチングし１、多結晶シリ
コン膜２５を露出させる（（ｇ）図）。ここで、（ｇ）
図における酸化膜２９と残存されたＣＶＤ−８ｉＯ２膜
３１を総称して素子分離絶縁膜と呼ぶ。次いで、−に記
玉梓で露出された多結晶シリコン膜２５を除去する（（
ｈ）図）。

次に、−１−足熱酸化膜２４上にフォトレジストパター
ン３３を形成しく（ｉ）図）、上記熱酸化膜２４および
シリコン基板２３をＲＩＥにより順次選択的にエツチン
グしてトレンチキャパシタ用の溝３４ａ。

３４ｂを形成する（（ｊ）図）。−１−記シリコン基板
２３のエツチングの際、素子分離絶縁膜（バーズビーク
部分）２９もマスク材となるため、自己整合的に２つの
溝３４ａ、　３４ｂが形成され、これらの溝３４ａ、３
４ｂの内側壁は上記素子分離領域３２の溝３０の内側壁
と接することはない。次いで、溝３４ａ。

３４ｂの内面に上記フォトレジスト３３をマスクにして
シリコン基板２３と逆導電型の拡散層３５ａ、　３５ｂ
を形成した後、上記フォトレジスト３３を除去する。

更に、上記シリコン基板２３上に選択的に逆導電型の拡
散層３６ａ、　３８ｂを形成し、シリコン基板２３」−
に残存されている酸化膜２４を除去し、再度熱酸化を行
なって」−２溝３４ａ、　８４ｂ内およびシリコン基板
２３の表面に形成した」−２拡散層３６ａ、　３６ｂ上
に熱酸化膜３７ａ、　３７ｂを形成する。その後、上記
シリコン基板２３上の全面にゲート電極材料、例えばポ
リシリコン膜を形成し、パターニングを行なってキャパ
シタ電極３８を形成する（（ｋ）図）。次に、上記キャ
パシタ電極３８上に層間絶縁膜３９を形成した後、パタ
ーニングを行なって転送用トランジスタの形成予定領域
のシリコン基板２３を露出させ、この露出されたシリコ
ン基板２３上にゲート絶縁膜４０ａ、　４０ｂ、ゲート
電極４１ａ、　４１ｂを形成する。そして、上記ゲート
電極４１ａ、　４１ｂをマスクにしてイオン注入を行な
い、シリコン基板２３と逆導電型の拡散層（ソース、ド
レイン領域）４２ａ。

４２ｂ　、　４２ｃ　、　４２ｄを形成する（（１）図
）。その後、図示しないが、全面に新たに層間絶縁膜を
堆積形成し、選択的にコンタクトホールを形成した後、
」二記転送用トランジスタの拡散層４２ａ、　４２ｄと
接続される配線層を形成してメモリセル構造を完成する
。

このような製造方法によれば、キャパシタ用の溝３４ａ
、　３４ｂを上記残存された厚い酸化膜（バーズビーク
）２９をマスクにして形成できるのでマスク合わせが容
易であり、たとえ多少のマスクずれがあったとしても底
部の面積が減少するだけで、一方の内側壁に形成される
べきキャパシタの電極が形成されなくなる心配はない。

［発明の効果］以上説明したように、この発明によれば、素子分離領域
とキャパシタ用の溝を自己整合的に形成でき、マスクず
れによる不良を回避できる半導体記憶装置の製造方法が
得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる半導体装置の製造
方法について説明するための図、第２図は従来の半導体
装置の製造方法について説明するための図である。２３・・・シリコン基板（半導体基板）、２５・・・多
結晶シリコン膜（被膜）、２６・・・シリコン窒化膜（
耐酸化性膜）、２７・・・酸化膜、３０・・・開孔、３
１・・・ＣＶＤ−８ｉ０２膜（絶縁膜）、ｕ・・・素子
分離領域、３３・・・フォトレジスト（マスク材パター
ン）　、３４ａ　。３４ｂ・・・溝、３５ａ、　３５ｂ−・・拡散層、３７
ａ　、　３７ｂ　−・・熱酸化膜（絶縁膜）、３８・・
・キャパシタ電極。

Claims

【特許請求の範囲】

　半導体基板上に被膜を介して耐酸化性膜を形成する工
程と、この耐酸化性膜をマスクとして選択酸化を行ない
厚い酸化膜を形成する工程と、前記耐酸化性膜をマスク
として前記厚い酸化膜および前記半導体基板を選択的に
エッチングすることにより前記半導体基板に開孔を形成
する工程と、この開孔を埋め込むように絶縁膜を形成す
る工程と、この絶縁膜をエッチングして前記開孔部の周
辺に残存する厚い酸化膜と前記開孔を埋め込んだ絶縁膜
から成る素子分離領域を形成する工程と、この素子分離
領域を開口部内に含むマスク材パターンで前記半導体基
板をエッチングして溝を形成する工程と、前記溝の内側
壁に沿ったキャパシタを形成する工程とを具備すること
を特徴とする半導体装置の製造方法。