JPH03259567A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH03259567A JPH03259567A JP2056493A JP5649390A JPH03259567A JP H03259567 A JPH03259567 A JP H03259567A JP 2056493 A JP2056493 A JP 2056493A JP 5649390 A JP5649390 A JP 5649390A JP H03259567 A JPH03259567 A JP H03259567A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体記憶装置及びその製造方法に関する。
（従来の技術）
ダイナミックＲＡＭにおいて蓄積容量増大の効果を持つ
トレンチ型メモリセルが提案されている。
トレンチ型メモリセルが提案されている。
第４図はＢＳＣ型と呼ばれるその一例で、（ａ）は平面
図、（ｂ）はＡ−Ｂ断面を示す。
図、（ｂ）はＡ−Ｂ断面を示す。
しかし、この様なセルでは微細化が進むとキャパシタの
上部電極であるプレート電極加工が難しくなる。例えば
、ワード線を反応性イオンエツチングで加工する際、下
地は平坦であることが好ましい。そのため、プレート電
極をＣＤＥ等でテーパーエツチングする事が好ましいが
、プレート電極幅が狭くなると、テーパーエツチングが
プレート電極の幅方向に喰い込んで行き、レジストの剥
れや、所期のプレート電極膜厚を残すのが難しいという
問題が生ずる。また、エツチングが終了した時点でエツ
チングが横方向に異常に進むローディング効果により、
その制御にも問題がある。−方、プレート電極を薄くす
ると、抵抗が増大するし、後工程の酸化で厚さが目減り
しプレート電極に対するコンタクト孔形成時につき抜け
るので厚さも所定厚必要である。
上部電極であるプレート電極加工が難しくなる。例えば
、ワード線を反応性イオンエツチングで加工する際、下
地は平坦であることが好ましい。そのため、プレート電
極をＣＤＥ等でテーパーエツチングする事が好ましいが
、プレート電極幅が狭くなると、テーパーエツチングが
プレート電極の幅方向に喰い込んで行き、レジストの剥
れや、所期のプレート電極膜厚を残すのが難しいという
問題が生ずる。また、エツチングが終了した時点でエツ
チングが横方向に異常に進むローディング効果により、
その制御にも問題がある。−方、プレート電極を薄くす
ると、抵抗が増大するし、後工程の酸化で厚さが目減り
しプレート電極に対するコンタクト孔形成時につき抜け
るので厚さも所定厚必要である。
（発明が解決しようとする課題）
この様に従来の型では、プレート電極の加工に難点があ
った。
った。
本発明は上記事情に鑑み試されたもので、高密度化に適
した半導体記憶装置及びその製造方法を提供することを
目的とする。
した半導体記憶装置及びその製造方法を提供することを
目的とする。
［発明の構成コ
（課題を解決するための手段）
本発明は、一導電型の半導体基板と、
この一導電型半導体基板に設けられた第１の溝と、
この第１の溝と重なる如く設けられた第１の溝より深い
第２の溝と、 前記基板の上面部に設けられた一対の逆導電型領域を有
するＭＯＳ型トランジスタと、前記第２の溝に絶縁膜を
介して設けられた、前記一対の逆導電型領域の一方に接
続される蓄積電極と、 この蓄積電極上にキャパシタ絶縁膜を介して設けられ、
前記第１及び第２の溝に埋設して設けられた電極とを備
えてなることを特徴とする半導体記憶装置を提供するも
のである。
第２の溝と、 前記基板の上面部に設けられた一対の逆導電型領域を有
するＭＯＳ型トランジスタと、前記第２の溝に絶縁膜を
介して設けられた、前記一対の逆導電型領域の一方に接
続される蓄積電極と、 この蓄積電極上にキャパシタ絶縁膜を介して設けられ、
前記第１及び第２の溝に埋設して設けられた電極とを備
えてなることを特徴とする半導体記憶装置を提供するも
のである。
また本発明は、一導電型の半導体基板に第１の溝を形成
する工程と、 この第１の溝と重なる如く第１の溝より深い第２の溝を
形成する工程と、 この第２の溝が設けられた基板に絶縁膜を形成し、この
絶縁膜の一部において基板を露出させる工程と、 前記第２の溝の壁に沿って蓄積電極を形成し、この蓄積
電極を前記露出部において基板と接触させる工程と、 前記露出部の基板に基板と逆導電型不純物を添加する工
程と、 前記蓄積電極上にキャパシタ絶縁膜を介して電極を前記
第１及び第２の溝に埋設して設ける工程と、 前記基板の上面部に一対の逆導電型領域の一方が前記蓄
積電極と接続されるＭＯ３型トランジスタを形成する工
程とを備えてなることを特徴とする半導体記憶装置の製
造方法を提供するものである。
する工程と、 この第１の溝と重なる如く第１の溝より深い第２の溝を
形成する工程と、 この第２の溝が設けられた基板に絶縁膜を形成し、この
絶縁膜の一部において基板を露出させる工程と、 前記第２の溝の壁に沿って蓄積電極を形成し、この蓄積
電極を前記露出部において基板と接触させる工程と、 前記露出部の基板に基板と逆導電型不純物を添加する工
程と、 前記蓄積電極上にキャパシタ絶縁膜を介して電極を前記
第１及び第２の溝に埋設して設ける工程と、 前記基板の上面部に一対の逆導電型領域の一方が前記蓄
積電極と接続されるＭＯ３型トランジスタを形成する工
程とを備えてなることを特徴とする半導体記憶装置の製
造方法を提供するものである。
（作 用）
上記構造を用いることにより、プレート電極加工にレジ
ストを用いないので微細な（例えば１μｍ以下）のプレ
ート幅でもレジスト剥れ等の心配なく、プレート電極加
工ができ、基板面とプレート電極面の段差も緩和でき、
ゲート加工も容易となる。
ストを用いないので微細な（例えば１μｍ以下）のプレ
ート幅でもレジスト剥れ等の心配なく、プレート電極加
工ができ、基板面とプレート電極面の段差も緩和でき、
ゲート加工も容易となる。
（実施例）
以下、本発明の実施例を図面を参照しながら説明する。
第１図（ａ）は平面図、（ｂ）はＡ−Ｂ断面、（ｃ）は
Ｃ−Ｄ断面を示す断面図である。
Ｃ−Ｄ断面を示す断面図である。
第２図は、その製造工程で、Ａ−Ｂ断面を示している。
第１図に示した様に、Ｐ型シリコン基板１１には第１の
溝１６が設けられ、この第１の溝と重なる如く第２の溝
２２が設けられている。基板上面にはＭＯＳトランジス
タが設けられソース、ドレイン３８を有している。
溝１６が設けられ、この第１の溝と重なる如く第２の溝
２２が設けられている。基板上面にはＭＯＳトランジス
タが設けられソース、ドレイン３８を有している。
前記第２の溝２２には蓄積電極２つが設けられており、
溝との間には絶縁膜２３が介在している。
溝との間には絶縁膜２３が介在している。
そしてｎ 層３０を介してソース、ドレイン３８の一方
に接続されるものとなっている。そしてメモリセルに電
荷を蓄積するこの蓄積電極上にはキャパシタ絶縁膜３２
を介して第１．第２の溝に所望の電位が与えられたプレ
ート電極３３が埋設されている。３７はワード線となる
ゲート電極である。
に接続されるものとなっている。そしてメモリセルに電
荷を蓄積するこの蓄積電極上にはキャパシタ絶縁膜３２
を介して第１．第２の溝に所望の電位が与えられたプレ
ート電極３３が埋設されている。３７はワード線となる
ゲート電極である。
上記構造により、プレート電極のテーパーエッチが必要
なく、微細なプレート電極が容易に得られる。また、ワ
ード線の加工等も容易となる。
なく、微細なプレート電極が容易に得られる。また、ワ
ード線の加工等も容易となる。
また、ここでは、第１の溝内であって第２の溝が形成さ
れている箇所以外の領域の底部についてみると、絶縁膜
は１７．２２の合計であって、そこにはフィールド絶縁
膜１２はなく、極めて薄くされている。
れている箇所以外の領域の底部についてみると、絶縁膜
は１７．２２の合計であって、そこにはフィールド絶縁
膜１２はなく、極めて薄くされている。
先ずＰ型シリコン基板１１の素子分離領域に選択酸化法
（ＬＯＧＯ８）によって例えば３０００Ｘ厚程度のフィ
ールド酸化膜１２を形成する。このフィールド酸化膜１
２の境界は第１図（ａ）で太線で示す。次に、例えば３
００Ａ程度の熱酸化膜１３゜ＣＶＤ形成した１０００〜
２００ＯＡのシリコン窒化膜１４．約５０００久のＣＶ
Ｄ Ｓ ｉＯ２膜１５を形成し、これらを順次バター
ニングしてマスクとし、反応性イオンエツチング（ＲＩ
Ｅ）により基板をエツチングして第１の溝１６を形威
する（第２図ｇ）。この第１の溝１６は第１１図（ａ）
において直線１．ＩＩて狭まれた斜めに走る帯状溝であ
る。また、この段階のＣ−Ｄ断面を第３図に示す。
（ＬＯＧＯ８）によって例えば３０００Ｘ厚程度のフィ
ールド酸化膜１２を形成する。このフィールド酸化膜１
２の境界は第１図（ａ）で太線で示す。次に、例えば３
００Ａ程度の熱酸化膜１３゜ＣＶＤ形成した１０００〜
２００ＯＡのシリコン窒化膜１４．約５０００久のＣＶ
Ｄ Ｓ ｉＯ２膜１５を形成し、これらを順次バター
ニングしてマスクとし、反応性イオンエツチング（ＲＩ
Ｅ）により基板をエツチングして第１の溝１６を形威
する（第２図ｇ）。この第１の溝１６は第１１図（ａ）
において直線１．ＩＩて狭まれた斜めに走る帯状溝であ
る。また、この段階のＣ−Ｄ断面を第３図に示す。
次に、熱酸化により第１の溝１６内壁に３００にＣＶＤ
法によりシリコン窒化膜１８を５ｏｏＸ程度被着し、シ
リコン窒化膜１８を第１の溝１６の外に一定巾張り出す
様にバターニングする。モしてフッ化アンモニウム溶液
により、マスクとして用いたＣ Ｖ Ｄ Ｓ ｉＯ２膜
１５を除去する（第２図ｂ）。
法によりシリコン窒化膜１８を５ｏｏＸ程度被着し、シ
リコン窒化膜１８を第１の溝１６の外に一定巾張り出す
様にバターニングする。モしてフッ化アンモニウム溶液
により、マスクとして用いたＣ Ｖ Ｄ Ｓ ｉＯ２膜
１５を除去する（第２図ｂ）。
そして、ケミカルドライエツチング（ＣＤＥ）により、
シリコン窒化膜１８．１４を除去する（第２図Ｃ） こ
の後、全面に再度、ＣＶＤにより１０００Ｘ程度のシリ
コン窒化膜１９を形成し、更に厚い、例えば５０００人
厚ノＣＶ Ｄ Ｓ ｉＯ２膜２０を被着する（第２図ｄ
）。
の後、全面に再度、ＣＶＤにより１０００Ｘ程度のシリ
コン窒化膜１９を形成し、更に厚い、例えば５０００人
厚ノＣＶ Ｄ Ｓ ｉＯ２膜２０を被着する（第２図ｄ
）。
しかる後、レジスト等のマスクを用い、ＣＶＤ５１０２
膜２０に、トレンチを形成するための開口２１を設け、
更にシリコン窒化膜１９．シリコン酸化膜１３．１７を
順次エツチングして下地の基板を露出させる（第２図ｅ
）。そして、ＣＶＤＳｉＯ２膜２０をマスクにして、Ｒ
ＩＥによりシリコン基板１１をエツチングして深い第２
の溝２２を形成する（第２図ｆ）。この第２の溝２２を
第１１図（ａ）において矩形領域で示した。第２図（ｆ
）では隣接するメモリセルの第２の溝が示されている。
膜２０に、トレンチを形成するための開口２１を設け、
更にシリコン窒化膜１９．シリコン酸化膜１３．１７を
順次エツチングして下地の基板を露出させる（第２図ｅ
）。そして、ＣＶＤＳｉＯ２膜２０をマスクにして、Ｒ
ＩＥによりシリコン基板１１をエツチングして深い第２
の溝２２を形成する（第２図ｆ）。この第２の溝２２を
第１１図（ａ）において矩形領域で示した。第２図（ｆ
）では隣接するメモリセルの第２の溝が示されている。
次に、熱酸化を行い、溝の内壁に例えば厚さ５００〜１
００ＯＡの熱酸化膜２３を形成する。
００ＯＡの熱酸化膜２３を形成する。
そして、レジスト２４を塗布し、このレジスト２４にス
トレージノードコンタクト用の開口２５を形成し、フッ
化アンモニウム溶液で第２の溝側壁の熱酸化膜２３をエ
ツチング除去する（第２図ｇ）。この間口２５を第１図
（ａ）に矩形領域で示した。また、所望により、第２図
（ｆ）の工程後、薄い酸化膜を介して第１及び第２の溝
側壁に斜めイオン注入によりＰ型不純物を導入してもよ
い。
トレージノードコンタクト用の開口２５を形成し、フッ
化アンモニウム溶液で第２の溝側壁の熱酸化膜２３をエ
ツチング除去する（第２図ｇ）。この間口２５を第１図
（ａ）に矩形領域で示した。また、所望により、第２図
（ｆ）の工程後、薄い酸化膜を介して第１及び第２の溝
側壁に斜めイオン注入によりＰ型不純物を導入してもよ
い。
次に、レジスト２４を除去し、熱酸化によりストレージ
ノードコンタクト部に薄い熱酸化膜２６を形威し、更に
ＣＶＤ法でシリコン窒化膜２７を５００八程度被着後、
第２の溝にレジスト２８を埋め込み、ＲＩＥで全面エツ
チングを行って平坦部のシリコン窒化膜２７を除去する
（第２図ｈ）。
ノードコンタクト部に薄い熱酸化膜２６を形威し、更に
ＣＶＤ法でシリコン窒化膜２７を５００八程度被着後、
第２の溝にレジスト２８を埋め込み、ＲＩＥで全面エツ
チングを行って平坦部のシリコン窒化膜２７を除去する
（第２図ｈ）。
この後、レジスト２８を除去し、シリコン窒化膜２３を
マスクとしてＣＶ Ｄ Ｓ ｉＯ２膜２０をフッ化アン
モニウム溶液でエツチング除去し、シリコン窒化膜２３
をＣＤＥで取り去る（第２図ｉ）。
マスクとしてＣＶ Ｄ Ｓ ｉＯ２膜２０をフッ化アン
モニウム溶液でエツチング除去し、シリコン窒化膜２３
をＣＤＥで取り去る（第２図ｉ）。
そして、５ＩＯ２膜を薄くエツチングしてストレージノ
ート部の基板を露出させ、ＣＶＤ法で多結晶シリコン膜
２９を堆積し、斜めイオン注入により多結晶シリコン膜
２つにヒ素をドープし、熱処理する。これにより、スト
レージノードコンタクト部にｎ 層３０が形成される。
ート部の基板を露出させ、ＣＶＤ法で多結晶シリコン膜
２９を堆積し、斜めイオン注入により多結晶シリコン膜
２つにヒ素をドープし、熱処理する。これにより、スト
レージノードコンタクト部にｎ 層３０が形成される。
次に、第２の溝２２にレジスト３１を埋め込みＲＩＥに
より多結晶シリコン膜２９に対し全面エツチングすると
平坦部の多結晶シリコンが除去される（第２図ｊ）。ヒ
素イオン注入の代わりにＡｓ５Ｇから拡散しても良い。
より多結晶シリコン膜２９に対し全面エツチングすると
平坦部の多結晶シリコンが除去される（第２図ｊ）。ヒ
素イオン注入の代わりにＡｓ５Ｇから拡散しても良い。
また、レジスト３１の埋込み工程を省いてもよい。これ
は、底部の多結晶シリコン膜２９が除去されても構わな
いからである。
は、底部の多結晶シリコン膜２９が除去されても構わな
いからである。
次にレジスト３１を除去し、表面にＮｏ膜等の絶縁膜３
２を１００久程度形威する。これは、シリコン窒化膜を
ＣＶＤ形成後、熱酸化を行ったものである。続いて、全
面に多結晶シリコン膜３３をＣＶＤ形成し、これにリン
拡散を行った後、エッチバックして溝に埋設する。
２を１００久程度形威する。これは、シリコン窒化膜を
ＣＶＤ形成後、熱酸化を行ったものである。続いて、全
面に多結晶シリコン膜３３をＣＶＤ形成し、これにリン
拡散を行った後、エッチバックして溝に埋設する。
エッチバックは、この状態で或いは更にレジストを塗布
して行ってもよいし、エツチングもＲＩＥによる全面エ
ツチングの他、全面ＲＩＥ後、ＣＤＥを行うようにして
もよい（第２図ｋ）。
して行ってもよいし、エツチングもＲＩＥによる全面エ
ツチングの他、全面ＲＩＥ後、ＣＤＥを行うようにして
もよい（第２図ｋ）。
この後、多結晶シリコン膜３３表面に熱酸化膜３４を形
威し、露出するＮｏ膜３２を除去した後、厚さ１０００
Ｘ程度のＣＶ Ｄ Ｓ ｚ Ｏ２膜３５を被着してこれ
をパターニングする。そして露出した基板表面にゲート
酸化膜３６を１００久程度形成し、更にワード線となる
ゲート電極用の多結晶シリコン膜３７をＣＶＤで被着し
てＲＩＥ等で加工する。そして、リン等のイオン注入に
よりｎ のソース、ドレイン３８を形成後、シリコン窒
化膜３９をＣＶＤ堆積し、ＲＩＥエッチバックによりサ
イドウオールとし、更にＣＶ Ｄ Ｓ Ｉ Ｏ２／ＢＰ
ＳＧ膜の層間絶縁膜４０を形成して、コンタクト孔を開
け、ｎ 型層を形成し、Ａ、Ｑ又は多結晶シリコン／シ
リサイド構造のビット線４１を配設する（第１図す、ｃ
参照）。
威し、露出するＮｏ膜３２を除去した後、厚さ１０００
Ｘ程度のＣＶ Ｄ Ｓ ｚ Ｏ２膜３５を被着してこれ
をパターニングする。そして露出した基板表面にゲート
酸化膜３６を１００久程度形成し、更にワード線となる
ゲート電極用の多結晶シリコン膜３７をＣＶＤで被着し
てＲＩＥ等で加工する。そして、リン等のイオン注入に
よりｎ のソース、ドレイン３８を形成後、シリコン窒
化膜３９をＣＶＤ堆積し、ＲＩＥエッチバックによりサ
イドウオールとし、更にＣＶ Ｄ Ｓ Ｉ Ｏ２／ＢＰ
ＳＧ膜の層間絶縁膜４０を形成して、コンタクト孔を開
け、ｎ 型層を形成し、Ａ、Ｑ又は多結晶シリコン／シ
リサイド構造のビット線４１を配設する（第１図す、ｃ
参照）。
［発明の効果］
本発明により、信頼性の良いダイナミック型メモリを実
現することができる。
現することができる。
第１図、第２図、第３図は本発明の詳細な説明する図、
第４図は従来例を説明するための図である。
第４図は従来例を説明するための図である。
Claims (3)
- （１）一導電型の半導体基板と、 この一導電型半導体基板に設けられた第１の溝と、 この第１の溝と重なる如く設けられた第１の溝より深い
第２の溝と、 前記基板の上面部に設けられた一対の逆導電型領域を有
するＭＯＳ型トランジスタと、 前記第２の溝に絶縁膜を介して設けられた、前記一対の
逆導電型領域の一方に接続される蓄積電極と、 この蓄積電極上にキャパシタ絶縁膜を介して設けられ、
前記第１及び第２の溝に埋設して設けられた電極とを備
えてなることを特徴とする半導体記憶装置。 - （２）素子間領域にフィールド絶縁膜が設けられ、第２
の溝で狭まれた第１の溝の底部には前記フィールド絶縁
膜より薄い絶縁膜が設けられていることを特徴とする請
求項１記載の半導体記憶装置。 - （３）一導電型の半導体基板に第１の溝を形成する工程
と、 この第１の溝と重なる如く第１の溝より深い第２の溝を
形成する工程と、 この第２の溝が設けられた基板に絶縁膜を形成し、この
絶縁膜の一部において基板を露出させる工程と、 前記第２の溝の壁に沿って蓄積電極を形成し、この蓄積
電極を前記露出部において基板と接触させる工程と、 前記露出部の基板に基板と逆導電型不純物を添加する工
程と、 前記蓄積電極上にキャパシタ絶縁膜を介して電極を前記
第１及び第２の溝に埋設して設ける工程と、 前記基板の上面部に一対の逆導電型領域の一方が前記蓄
積電極と接続されるＭＯＳ型トランジスタを形成する工
程とを備えてなることを特徴とする半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2056493A JPH03259567A (ja) | 1990-03-09 | 1990-03-09 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2056493A JPH03259567A (ja) | 1990-03-09 | 1990-03-09 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03259567A true JPH03259567A (ja) | 1991-11-19 |
Family
ID=13028621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2056493A Pending JPH03259567A (ja) | 1990-03-09 | 1990-03-09 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03259567A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5378907A (en) * | 1991-07-30 | 1995-01-03 | Siemens Aktiengesellschaft | Compact semiconductor storage arrangement and method for its production |
| US5470778A (en) * | 1991-06-07 | 1995-11-28 | Texas Instruments Incorporated | Method of manufacturing a semiconductor device |
| US6583056B2 (en) | 2001-03-03 | 2003-06-24 | Samsung Electronics Co., Ltd. | Storage electrode of a semiconductor memory device and method for fabricating the same |
| US6700153B2 (en) * | 2001-12-11 | 2004-03-02 | Samsung Electronics Co. Ltd. | One-cylinder stack capacitor and method for fabricating the same |
| US6911364B2 (en) | 2001-12-11 | 2005-06-28 | Samsung Electronics Co., Ltd. | One-cylinder stack capacitor and method for fabricating the same |
-
1990
- 1990-03-09 JP JP2056493A patent/JPH03259567A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5470778A (en) * | 1991-06-07 | 1995-11-28 | Texas Instruments Incorporated | Method of manufacturing a semiconductor device |
| US5378907A (en) * | 1991-07-30 | 1995-01-03 | Siemens Aktiengesellschaft | Compact semiconductor storage arrangement and method for its production |
| US6583056B2 (en) | 2001-03-03 | 2003-06-24 | Samsung Electronics Co., Ltd. | Storage electrode of a semiconductor memory device and method for fabricating the same |
| US6809363B2 (en) | 2001-03-03 | 2004-10-26 | Samsung Electronics Co., Ltd. | Storage electrode of a semiconductor memory device |
| US6700153B2 (en) * | 2001-12-11 | 2004-03-02 | Samsung Electronics Co. Ltd. | One-cylinder stack capacitor and method for fabricating the same |
| US6911364B2 (en) | 2001-12-11 | 2005-06-28 | Samsung Electronics Co., Ltd. | One-cylinder stack capacitor and method for fabricating the same |
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