JPH0286165A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置に係り、特にＭＯＳＦＥＴと
ＭＯＳキャパシタとによりメモリセルを構成するダイナ
ミック型ＲＡＭ　（ＤＲＡＭ）およびその製造方法に関
する。

（従来の技術） 近年、半導体技術の進歩、特に微細加工技術の進歩によ
り、ＤＲＡＭにおいても、高集積化、大容伍化が急速に
進められている。

そして、高集積化に伴い、情報電荷を蓄積するキャパシ
タの面積は減少し、この結果メモリ内容が誤って読み出
されたり、α線等によりメモリ内容が破壊されるソフト
エラーなどが深刻な問題となっている。

また、スケーリング則に伴って、ＭＯＳ　トランジスタ
も＠細なものをつくるのが困難になってきている。

この様な問題に対して、半導体基板に素子分離溝を形成
し、その溝の内に、キャパシタとＭＯＳトランジスタを
形成する技術が提案されている。

このようなりＲＡＭ１造の１例を第６図（ａ）および第
６図（ｂ）に示す。

第６図（ａ）はこのＤＲＡＭの４ビット分を示す平面図
である。第６図（ｂ）は第６図（ａ＞のＡ−Ａ’断面図
である。

このＤＲＡＭは、異方性エツチングにより、ｐ型シリコ
ン基板１の表面に形成されたｐ＋型シリコン層５をｉｌ
ｌ横に走るように形成した溝２によって分離され、ＭＯ
８Ｉ−ランジスタａ３よびＭＯＳキャパシタを形成して
なる柱状突起３を１１１１位メモリセルとして複数のメ
モリセル３１，３２・・・・・・が配列きれてなるもの
である。す°なわら、このメモリセルは、溝の上部側壁
にＭＯＳ　ｌ−ランジスタを形成すると共に、下部側壁
にＭＯＳギＩ？パシタを形成しており、さらに、この溝
の底には素子分離用絶縁１１’ｉ４が埋込み形成されて
いる。

１゛なわち、各柱状突起３の下部側面には、ＭＯＳキャ
パシタの電極となる「１型層６が形成され、さらにこの
表面にキャパシタ絶縁１１Ａ７を介して、この溝内には
プレート電極となる第２のキャパシタ電極８を狸込み、
咳「）型拡故層６を第１のキャパシタ電機とし、これど
第２の＝−Ａアバシタ電穫８とによってキャパシタ絶縁
膜を挾むことによりＭＯＳキャパシタが形成される。

さらに、柱状突起３の上部側面には、ゲート絶縁膜９を
介してゲート電極１０が形成される。このゲート電極１
０とキャパシタ電極８との間は絶縁膜９により分離され
ている。そして柱状突起３の上端面にはＭＯＳＦＥＴの
ソースまたはドレインとなるｎ型層１１が形成され、全
面が絶縁膜１２により平坦化され、ｎ型層１１に対して
コンタクト孔１３を介して多結晶シリコン膜またはＡＪ
ｌ膜からなるピットｓ！１４が配設される。ゲート電極
１０は第６図（ａ）から明らかなように、柱状突起３の
周囲を取囲みかつ、一方向に連続するように配設されて
、これがワード線１０１，１０２・・・・・・どなる。

このようなりｆｌＡＭ４１１造では、溝の底部を素子分
離領域としてこの溝内にＭＯＳキャパシタおよびＭＯＳ
ＦＥＴがＵ槓みされて集積形成されるため、メモリセル
の占有面積が小さくて渋み、高集積化が可能である。

しかし、この技術の場合、各ビット線を分離するために
ゲート電極材料をｉｆへ深くで、安定にパターン加工し
なければならず、多層レジスト工程等による′ａ８′Ｉ
な加工が要求される。

また、隣合うセル間の距離が狭いことから、高精度のパ
ターン加工グが必要であるためグー１〜電極材料をあま
り厚くすることはできず、ワード線遅延が大きくなった
り、周辺回路のトランジスタのゲート配線抵抗が増加し
、回路の動作スピードが低下する。

さらに、隣接するけルのゲート電極同志が極めて接近し
て配置されているため、隣接ワード線間のカップリング
による誤動作が問題となる。

（発明が解決しようとする課題） 以上のように、従来提案されている素子分離溝にキャパ
シタとＭＯＳトランジスタを形成するセル構造では、ゲ
ート電極のｈ１１工に各図レジスト工程が必要であるこ
と、ゲート電極の厚さを自由に厚くでることができない
こと、及び隣接ワード線間のカップリングが起きること
などさまざまな問題があった。

本発明は、この様な問題点を解決し、製造が容易で信頼
性の高いＤＲＡＭを提供することを目的とする。

〔発明の構成〕

（５！題を解決するための手段） そこで本発明では、基板上を縦横に走る溝を配設し、こ
の溝により分離される複数の半導体柱状突起をマトリッ
クス状に配列し、各柱状突起の下部側壁にＭＯＳキャパ
シタ、上部側壁にＭＯＳ　ＦＥＴを形成すると共に、こ
のＭＯ８’ＦＥＴのソースまたはトレインにビット線を
接続した半導体記憶装置において、ワード線の接続のた
めの隣接セルのゲート電極同志の接続部において、素子
分離溝内に基板表面付近まで到達するようにキャパシタ
電極または他の埋込み材料を埋め込み、ワード線の接続
のための隣接セルのゲート電極同志の接続部が、置溝の
表面近傍に位置するようにしている。

また、本発明では、基板上を縦横に走る溝を配設し、こ
の溝により分離される複数の半導体柱状突起をマトリッ
クス状に配列し、各柱状突起の下部側壁にＭＯＳキ↑Ｉ
パシタ、上部側壁にＭＯＳ　ＦＥＴを形成すると共に、
このＭＯＳＦＥＴのソースまたはドレインにビット線を
接続した半導体記４！装置の製造において、ＭＯＳ　ｌ
−ランジスタのゲート電極の形成が、素子分離溝内に基
板表面付近まで到達ツ゛るように埋込まれた、キャパシ
タ電極または他の埋込み材料と、素子分離）ｊ４側壁に
形成されたチャネル領域との間隙に、埋込むことによっ
てなされるようにしている。

（作用） 本発明のメモリセル構造ぐは、ワード線の接続のための
隣接セルのゲート′ｒｆｉ極同志の接続が置溝の表面近
傍でなされるため、ゲー１−７ｆｉ極形酸形成、基板表
面がほぼ平坦であり、ゲー１−　？ｔ？極配線の１１０
工は、基板表面での加工になる。従って、従来のように
、ゲート電極のバターニングに際し、素子分離溝の中の
深い所でのパターン加工を行う必要はなくなり、多回レ
ジスト工程等による複雑な加工が不要となる。このため
ワード線の接続をはじめとするゲート電極配線の加工は
、通常のフォトリソグラフィ技術で充分高精度の加工が
可能となり、容易に信頼性の良好なりＲＡＭを得ること
が可能となる。

また、セルのスイッチング・トランジスタのゲート電極
の厚さは、埋込み前の間隙の大きさで決まってしまうの
で、それ以外の部分くワード線や周辺回路）におけるゲ
ート電極の厚さは厚くできる。したがって、ゲート電極
の抵抗を下げ、動作遅延を抑制し、回路の動作スピード
を向上させることができる。

さらに、隣接するセルのゲート電橋間に、キャパシタ電
極または、その他の埋込み材料が存在するため、隣接ワ
ード線間のカップリングを抑制し、誤動作を防止できる
。

（実施例） 以下、木ブも明の実施例を、図面を参照して説明する。

第１図（ａ）乃至第１図（Ｃ）は、それぞれ本発明の一
実施例のＤＲＡＭの４ビット分を示す平面図、そのＡ−
０−Ａ’に沿った展開断面図およびＢ−８’断面図であ
る。

このＤＲＡＭは、高抵抗のｐ型シリコン基板１の表面上
を、縦・横に走る素子分離溝２によって分離され、それ
ぞれ側壁にＭＯＳＦＥＴとＭＯＳキャパシタを形成して
なる複数の柱状突起３がマトリックス状に配列形成され
てなるものである。

そして、この素子分離溝２は、ｐ型シリコン基板１の表
面上を、縦・横に走る第１の溝２ａとこの第１のｉ２ａ
の底部に、段差を有してさらに深く形成された第２の溝
２ｂとから構成されており、この第２の溝の底部に形成
された第３の溝２ｃの底部には分離用の絶縁膜４が形成
され、またチャネルストップとなるｐ＋埋込み層５が形
成されている。

また、下方に位置する第２の溝の側壁面にはＭＯＳキャ
パシタの電極となるｎ−型層６が形成され、さらにこの
上層に、キャパシタ絶縁膜７が形成されており、このキ
ャパシタ絶縁膜７を介してｎ−型層６に対向するキャパ
シタ電極８が、基板表面まで埋込み形成されている。こ
のキャパシタ電極８は、第１図（ａ＞に示すように分離
ｉ１２に沿って連続的に配設されて、共通電極となる。

さらに、素子分離溝２の上段部すなわち第１の溝２ａの
側壁面には、グー１〜絶縁膜９を介して多結晶シリコン
膜からなるゲートＮ極１０（１０１゜１０２）が形成さ
れると共に、各柱状突起３の表面にソースまたはドレイ
ンとなるｎ型層１１が形成されており、これらと第２の
溝の側壁面に形成されたｎ−型層６とによってＭＯＳト
ランジスタを構成している。

ゲート７ｆｆ極１０は、第１図（ａ）及び第１図（ｂ）
に承りように、各柱状突起３のＩＩＩＪ壁と、その周囲
のキャパシタ電極１０との間に埋込まれ、柱状突起３を
取り囲み、かつ一方向に連続的に配設されて、ワード線
を構成するようになっている。

そして、この上層はＣＶＤ法によって形成されたシリコ
ン酸化膜からなる絶縁ｒｔＡ１２により平坦化され、コ
ンタクト孔１３を介してＭＯＳトランジスタのソースま
たはドレイン１１に接続するように、多結晶シリコン膜
またはアルミニウム膜等によるビット線１４　（１４１
，１４２、・・・）がゲート電極に配設されている。

次に、このＤＲＡＭの製造方法について説明する。

第２図（ａ）乃至第２図（ｈ　）は、このセルの製造工
程を示す平面図と、そのＡ−０−Ａ’断面図である。

まず、第２図（ａ）に示すように比抵抗５ΩＣ１程度の
ｐ型シリコン基板１中に　１埋込み層５を形成したもの
を用い、この表面に、熱酸化法によって形成される膜厚
的１０ｒ＋ｎの酸化シリコン暎２１１を形成した後、Ｃ
ＶＤ法により耐酸化性膜である膜厚的２００　ｎｎの窒
化シリコン膜２２．膜厚約６００　ｎｅｔの酸化シリコ
ン２３を順次堆積し、フォトリソ法により、これを島状
にパターンニングする。そしてこの残された絶縁膜パタ
ーンをマスクとして反応性イオンエツチングにより基板
１をエツチングし、深さ２μｍの第１のＭ２ａを形成す
る。そして、溝の側壁に熱酸化膜２１２を形成した後、
窒化シリコン膜２４を堆積しこれを反応性イオンエツチ
ングにより溝側壁にのみ残す。

次に、第２図（ｂ）に示すように、反応性イオンエツチ
ングにより第１の満２ａより狭い深さ約３μｍの第２の
満２ｂを形成し、このエツチング而に後処理をした後、
全面に、ＣＶＤ法により約５０ｎ１のヒ素を含むガラス
膜（ＡｓＳＧ）を堆積し、１０００℃６０分程度の熱処
程度行い、マスクで覆われていない柱状突起の下部側面
に該Ａｓ５Ｇ膜からヒ素を拡散させて、キャパシタの一
方の電極となり、記憶ノードとなるｎ−型層６を形成す
る。このとき、このｎ−型層６は、不純物濃度が例えば
１　Ｘ　１０”ｃｎ　　程度になるようにする。

なお、ここでは、ｎ−型層６の形成に際し、固相拡散を
用いたが、イオン注入によってもよい。

次に、第２図（Ｃ）に示すように、素子分離溝２ｂの内
壁に熱酸化膜を形成し保護した後、さらに反応性イオン
エツチングによりこの熱酸化膜をマスクとして基板表面
をエツチングし、ｐ１埋込み層５に到達するように第３
の溝２０を形成する。

そして全面に酸化シリコン膜を５００八程度堆積し、フ
ォトレジストを塗布する。次に反応性イオンエツチング
により、フォトレジスト２５を溝底部にのみ残し、これ
をマスクとして酸化膜をエツチングして溝側壁面を露出
さゼ、酸化膜の一部を＊ｇ部にのみ素子分離用絶縁膜４
として残す。

その後、第２図（ｄ＞に示すように、レジスト２５を除
去し、ｎ−型層６の表面に、約６００ＩＩの窒化シリコ
ン膜と約３Ｏｎ＋ｇの酸化シリコン膜の積層構造をなす
キャパシタ絶縁ＩＩＪ７を形成する。次に、この溝内に
多結晶シリコン膜からなるキャパシタ電極８を埋め込む
。具体的には、リン・ドブの多結晶シリコン膜を約６０
０　ｎ１ＩＪｆｆ積し、これをＣＦ４ガスを含むＲＩＥ
法によりエツチングして、表面がほぼ溝の表面近傍とな
るようにする。

この場合、第２の溝の最大幅は約０．６μｍ程度である
から、約０．３μｍ以上の厚みの多結晶シリコン膜を堆
積すればその表面はほぼ平坦になり、これをＣＤＥ法、
ＲＩＥ法等により全面エツチングすることにより、図示
のようにキセバシタ電極８を埋め込むことができる。こ
のキャパシタ絶縁膜としては、窒化シリコン膜と酸化シ
リコン膜の積層構造のほか、Ｔａ２０５等の金属酸化物
膜や熱酸化膜、窒化シリコン膜などの他これらの組み合
わせを用いることもできる。

こうして、各柱状突起の下部側面を利用したＭｏＳキセ
バシタが形成される。

次に、第２図（ｅ）に示すように、キャパシタ電極８の
表面を酸化し、この酸化膜（図示せず）をマスクとして
、等方性エツチングにより窒化シリコンｖ！２２．２４
を除去する。そして各柱状突起表面の酸化シリコン膜２
１１，２１２および該酸化膜を一旦除去する。

その後、第２図（「）に示すように、熱酸化法により、
ゲート絶縁膜９を形成する。このとき、同時にキャパシ
タ電極８は基板表面に比べて高濃度であるため、酸化速
度が５〜６倍と大きくなり、キャパシタ電極８のまわり
には、厚い熱酸化膜が形成される。または、さらにＣＶ
Ｄ法により酸化シリコン膜を形成し、反応性イオンエツ
チングにより１０００八程度キャパシタ電極８のまわり
に残ずような方法をとってもよい。そして、グー（・電
極となる多結晶シリコン膜１０を堆積したのら、ワード
線方向に沿う溝の領域に）４トレジスト・パターン２５
を形成する。

そして、このフォトレジスト・パターン２５をマスクと
して、第２図（ｑ）に示ずＪ：うに、反応性イオンエツ
チングにより、パターン形成してワード線となるゲート
電極１０を形成する。このとき、ゲート電極１０は、柱
状突起３の側壁には、マスクなしで自動釣に残されるか
ら、フォトレジスト・マスクは、第２図（「）に示した
ようにワード線として連続させるために必要な素子分離
領域上にのみ設ければよい。

また、このときの加工は、基板表面での加工だけであり
、従来のように溝の底部での加工はないため、通常のフ
ォトリソグラフィ技術で充分で、多層レジスト工程等の
複雑な加工は必要ない。また、セルのスイッチング・ト
ランジスタのゲート電極の厚さは、キャパシタ電極８と
柱状突起３の間隙の幅によって決まるため、ゲート電極
の厚さは、薄＜　１０００Ａ程度であっても、表面に厚
く堆積するようにすれば、各セルのつなぎ部分のワード
線の厚さは厚く、例えば４０００八程度にできる。した
がってワード線の抵抗を下げ、ワード線遅延を抑制づる
。また、周辺回路のゲート配線も厚くでき、回路の遅延
を抑制できる。さらに、隣接するセルのグー！・電極間
に、キャパシタ電極が存在するため、隣接ワード線間の
カンプリングを抑制し、誤動作を防止できる。

その後、基板表面を露出させ、ドーズｆｆ１５Ｘ１０１
３Ｃ１、加速電圧４０ＫｅＶでヒ素のイオン注入を行い
ＭＯ８ｈラントランジスタスまたはドレインとなるｎ型
層１１を形成する。

次に第２図（１１）に示すように、全面をＣＶＤ法によ
り形成した酸化シリコン膜からなる絶縁膜１２で覆い、
これにコンタクｉ・孔１３を開けて、多結晶シリコンま
たは、アルミニウム躾等の材料を堆積し、フォトリソ法
によるパターニングによりビット線１４を配設して第１
図に示したようなりＲＡＭが完成する。

以上のように、このＤＲＡＭでは、ワードＩｉ１′１ｊ
なりち各セルのグーｌ−電極間の接続が溝の底部ではな
くほぼ基板表面の高さで行われるため、高精度のパター
ニングが可能となり、高集積化が可能となる。

さらに、セルのスイッチング・トランジスタのゲート電
極の厚さは、キャパシタ電極８と柱状突起３の間隙の幅
によって決まるため、何等付加工程を要することなしに
、ゲート電極の厚さに依存することなく、表面に厚い配
線パターンすなわち、各セルのつなぎ部分のワード線の
厚さは厚くづることができる。したがってワード線およ
び周辺回路の抵抗を下げ、ワード線Ｒ延および回路の「
延を抑制することができる。さらに、隣接するセルのゲ
ート電極間に、キャパシタ電極が存在するため、隣接ワ
ード線間のカップリングを抑制し、誤動作を防止できる
。

次に、本発明の他の実施例を第３図乃至第５図を参照し
つつ説明する。

前記実施例では、キャパシタ電極８を基板表面近傍まで
埋め込むようにしたが、第２の実施例として第３図（ａ
）乃至第３図（Ｃ）に示すように第１の溝２ａと第２の
溝２ｂとの段差部分まで埋め込むようにしてしよい。

まず、第３図（ａ）に示すように素子分離用の絶縁膜４
を素子分離用の第３のＷＩＩ２Ｃの底部に残し、キャパ
シタ電極材料８を全面に堆積した後、前記第１の実施例
とは異なり、キャパシタ電極８を第１の溝２ａと第２の
溝２ｂとの段差部分付近まで、反応性イオンエツチング
による全面エツチングする。

その後、第３図（ｂ＞に示すように、熱酸化法または、
ＣＶＤ法により酸化シリコン膜２６１゜２６２を形成し
、全面にノンドープの多結晶シリコン等の絶縁膜２７を
堆積し、反応性イオンエツチングによる全面エツチング
により、基板表面付近までエツチングし、基板表面の絶
縁膜２７を除去する一方、溝２の中には残すようにする
。

その後第３図（Ｃ）に示すように、窒化シリコン膜２２
．２４を剥離し、後は第１の実施例と同様の工程を経て
、セルが完成する。このＩ造の場合、ゲート電極１０１
と１０２間に厚い絶縁膜が埋め込みＭ４造で介在してい
るため、隣接ワード線間のカップリングを、第１の実施
例に比べてさらに抑制することが可能である。

さらに、第３の実施例では、キャパシタ電極８を、第１
の実施例と同様に、素子分離用溝２の基板表面付近まで
残すようにしているが、ワード線の接続部ではワード線
の厚さ分だけキャパシタ電極８を、低くし、ワード線の
表面が溝の表面とほぼ一致するようにしている。

すなわち、第４図に示すように第１の実施例と同様に、
素子分離用溝２の基板表面付近まで残した後に、さらに
ワード線の下に相当するキャパシタ電極８１を除いて他
の部分を、フ４１〜レジストで覆った後、反応性イオン
エツチングを行ない、ワード線の下に存在するキャパシ
タ電極８１だりを、ワード線の厚さ程度以下にエツチン
グする。

その後ゲート酸化膜９を形成した後ゲート電極材料１０
を堆積し、反応性イオンエツチングにより、全面エツチ
ングして、ゲート電極１０１゜１０２が開部分に残り形
成される。第１の実施例のゲート電極のバターニング時
に、合わせずれがあった場合、ワード線がキャパシタ電
極９をまたぐ所での段切れがあり、オープンになってし
まう心配があったが１本実施例によれば、こ段差がない
ため段切れの心配はなく、さらに信頼性を高めることが
できる。また、微細化に伴い溝の幅が小さくなるにつれ
て、ワード線の接続部ではワード線の厚さよりやや大き
い厚さ分だけキャパシタ電極８を、低くするようにすれ
ば、異方性エツチングにより、この部分ではマスクなし
に信頼性良くワード線の接続を行うことができる。

さらにまた、第４の実施例として第５図に示すように第
４図に示した第３の実施例において、ｎ−型層６を、素
子分離用溝２の内壁からイオン注入や固相拡散等によっ
て形成するのではなく、ｐ＋叩込み図５を６つ半導体基
板上につくったｐウェルと、「）ウェルとからなる二重
ウェルＭｉ造のｎウェル６′をキャパシタのｎ°型層と
している。また、素子分離用溝２の底部に、素子分Ｗ１
絶縁膜４を残さず、ｐｌ埋込み層の濃度を１×１０１７
Ｃ１程度以上に高めて、隣接するセル間の分離を行なっ
ている。さらに、ワード線間のカップリングを抑制する
ために、ワード線（ゲート電極）１０１．１０２間を離
すｌζめ、−旦パッドを構成する多結晶シリコン膜２８
をひいてこれと柱状突起上のソースまたはトレイン１１
とコンタクトをとり、その上にビット線コンタクト１３
を介してピッｌ−１１４を配設している。このことによ
り、柱状突起の頂面の面積を小さくするに伴って発生し
易い、合わせずれによるビット線コンタクト１３のコン
タクト不良を防ぎ、合わせずれがあっても確実にコンタ
クトをとることができる。

〔発明の効果〕

以上述べたように本発明によれば、ワード線の接続のた
めの隣接セルのゲート電橋同志の接続／％咳溝の表面近
傍でなされるようにしているため、ゲート電極の加工は
、基板表面での１１０工だ【ノで、通常のフォトリソグ
ラフィ技術で充分で、多層レジスト工程等の複雑な加工
は不要となり、プロセスが非常に簡略化することが可能
となる。

また、本発明の方法によれば、ＭＯ３Ｉ−ランジスタの
ゲート雷穫の形成が、素子分離溝内に基板表面付近まで
到達するように埋込まれたキャパシタ電極または他の埋
込み材料と、素子分離溝側壁に形成されたチャネル領域
との間隙に、埋込むことによってなされるため、セルの
スイッチング・トランジスタのゲート電極の厚さは、埋
込み前の間隙の大きさで決まってしまうことになり、そ
れ以外の部分（ワード線のセル間のつなぎ部や周辺回路
）におけるゲート電極の厚さは厚くでき、グー１−電極
の抵抗を下げ、ワード線や周辺回路の動作「延を抑制し
、回路の高速化をもたらすことが可能となる。

さらに、隣接するゲート電極間に、キＶバシタ′市極よ
たは、その他の埋込み材料が存在ザるため、隣接ワード
線間のカップリングを抑制し、ＤＲＡＭの誤動作を防止
することができる。

【図面の簡単な説明】

第１図（ａ）乃至第１図（Ｃ）は本発明実施例のＤＲＡ
Ｍを示す図、第２図（ａ）乃至第２図（ｈ）は本発明実
施例のＤＲＡＭの製造工程図、第３図（ａ＞乃至第３図
（Ｃ）は本発明の他の実施例のＤＲＡＭの製造工程図、
第４図および第５図は本発明の他の実施例を示す図、第
６図は従来例のＤＲＡＭを示す図である。 １・・・ｐ型シリコン基板、２・・・素子分離溝、３・
・・柱状突起、４・・・絶縁膜、５・・・ｐ″埋込層、
６・・・［］″型型層・・・キャパシタ絶縁膜、８・・
弓に↑２バシタ電楊、９・・・ゲート絶縁膜、１０・・
・ゲート′市極、１１・・・ｎ型層、１２・・・絶縁膜
、１３・・・］ンタクト孔、１４・・・ビット線。 第１図（Ｃ） 第１図 第２図（Ｃ）゛ 第２図（ｄ） Ａ 第２図（ｅ） 第２図（９） 第２図（ｆ） 第２図（ｈ） 第３図（Ｑ） 第３図（Ｃ） 第３図（ｂ） 第４図 （ｂ）

Claims (2)

【特許請求の範囲】
1. （１）基板上を縦横に走る溝を配設し、この溝により分
   離される半導体柱状突起を単位セルとし、この各セルを
   マトリックス状に配列し、各柱状突起の下部側壁にＭＯ
   Ｓキャパシタ、上部側壁にＭＯＳＦＥＴを形成すると共
   に、このＭＯＳＦＥＴのソースまたはドレインにビット
   線を接続した半導体記憶装置において、 ワード線の接続のための隣接セルのゲート電極同志の接
   続部が、該溝の表面近傍に位置するように配置されてい
   ることを特徴とする半導体記憶装置。
2. （２）基板上を縦横に走る溝を配設し、この溝により分
   離される複数の半導体柱状突起をマトリックス状に配列
   し、各柱状突起の側壁にＭＯＳキャパシタ、上部にＭＯ
   ＳＦＥＴを形成すると共に、このＭＯＳＦＥＴのソース
   またはドレインにビット線を接続する半導体記憶装置の
   製造方法において、 半導体基板表面を縦横に走る溝を形成し、この溝により
   分離される複数の半導体柱状突起を形成する溝形成工程
   と、 各半導体柱状突起にＭＯＳキャパシタおよびＭＯＳＦＥ
   Ｔを形成する工程とからなり、 前記ＭＯＳＦＥＴのゲート電極の形成工程が、各柱状突
   起の側壁をマスクで被覆した状態で、前記溝内に、基板
   表面付近まで到達するようにキャパシタ電極または他の
   埋込み材料を埋め込んだ後、前記マスクを除去し、これ
   によつて形成される間隙に、導電性材料を埋込む工程で
   あることを特徴とする半導体記憶装置の製造方法。