JPS63136559A - 半導体記憶装置におけるプレート配線形成法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳ、ＤＲＡＭに係り、特に微細化に好適な
溝掘り型キャパシタセル構造、その製造方法と電圧印加
方法に関する。

〔従来の技術〕

従来の溝掘り型電荷菩積キャパシタを有するダイナミッ
クＲＡ　Ｍセルの中で、Ｊｉ、板をプレート電極とする
代表的なものは、特開昭６１．−１０８１６３、日本電
気株式会社による「半導体記憶装置およびＩＢ２Ｂ２法
」がある。

〔発明が解決しようとする問題点〕

上記従来技術は、半導体基板を溝型キャパシタのプレー
ト電極としているため、例えばｎチャネルのＭＯＳトラ
ンジスタをメモリセルに用いる場合にはプレート電極に
はｏｖないし一３ｖ程度の電位を印加して用いるのが普
通である。一般にキャパシタのもう一方の蓄積電極の電
位はｏｖ又は５Ｖ（Ｖｃｃ）であるため、従来の溝型キ
ャパシタのキャパシタ絶縁膜には最大５ｖの電位差（プ
レート電位がＯｖの場合、もしプレート電位が一３Ｖの
場合には絶縁膜には最大８ｖ印加される）が印加される
。この大きな電圧の為、従来の溝型キャパシタの絶縁膜
は１０ｎｍ程度以下に薄くすることが難しかった。一方
プレート電極に１／２Ｖｃｃ、すなわち２．５■を印加
することができれば、キャパシタの絶縁膜に印加される
電位差は最大２．５ｖに低減することができるため、同
じ厚さの絶縁膜を用いる場合にはキャパシタ絶縁膜寿命
を著しく向上可能だし、逆に絶縁膜寿命を同じにした場
合には絶縁膜厚を薄くシ、従ってキャパシタンスのまし
い増大（最大２倍程度）を実現できる。

本発明の目的は、プレート電極に１　／　２　Ｖｃｃを
印加することのできる新しいセル構造を提案することに
ある。

〔作用〕

基板上にひき出されたいくつがのプレート電極に１．　
／　２　Ｖｃｃ電位を印加することによって、これらの
プレート電極と電気的に導通した基板内の拡散層を介し
、全てのプレート電極に１／２Ｖｃｃｔ位を与えること
ができる。それによって１／２Ｖｃｃをプレート電圧と
する新しい溝掘型電荷蓄積キャパシタセルが実現可能で
ある。

〔問題点を解決するための手段〕

上記目的は、プレート電極を溝内に絶縁膜を介して埋め
込み、このプレート電極に任意の電位を印加することに
よって実現できる。すなわち、まずプレート電極を溝底
で、基板内に形成され、基板とは反対導電型の拡散層と
電気的に導通させる。

この拡散層は少なくとも２つ以上の隣接した溝間にまた
がって形成することによって、これらの溝内に形成した
プレート電極を同電位に保つ。いくつかのプレート電極
を基板表面に引き出し、ここに電圧を印加することによ
って、全てのプレート電極にこの電圧を印加することが
できる。

〔実施例〕

以下、第１図に示した本発明の半導体記憶装置を実現す
るための第１の実施例を第２図（ａ）〜（ｎ）を用いて
説明する。

本発明の半導体記憶装置の基板には第２図（ａ）に示す
ようにＰ型Ｓｉ基板２１を用いる。もちろんＭＯＳトラ
ンジスタにＰチャネル型を用いる場合にはｎ型Ｓｉ基板
を用いることができる。但しｐチャネル型ＭＯＳトラン
ジスタを用いる場合には、以下第２図で説明する不純物
に、全て記述とは反対の導電型の不純物を用いなければ
ならない。

Ｐ型Ｓｉ基板上にＬＯＧＯ３（ＬｏｃａｌＯｘｉｄａｔ
ｉｏｎ　ｏｆ　５ｉｌｉｃｏｎ）法を用いて素子分離用
Ｓｉ○２２２及びその直下にｐ中波散層２３を形成する
。素子分離用５ｉ０２は例えば厚さ５００ｎｍのものを
用いる。全面に化学気相成長法を用いてＳ　ｌ　３　Ｎ
　４２５を被着し、ホトリソグラフィ技術、異方性ドラ
イエツチング技術を用い、第２図（ｂ）に示すようにＳ
ｉ溝２６を形成する。

次に酸化あるいは化学気相成長法を用いて第２図Ｃに示
すようにＳｉＯ２２７を形成する。

次に、全面にレジスト２８を塗布し、最終的にプレート
電極のひき出し電極になる部分（第１図では１５）のレ
ジストをホトリソグラフィ技術を用いて第２図（ｄ）の
ように除去する。

レジストをマスクにしてＳｉＯ２２７をウェットエツチ
ングし、レジストを除去して第２図（ｅ）の形を形成す
る。

次に異方性ドライエツチング技術を用いて、メモリセル
の容量となる部分のＳｉ溝側壁にのみ第２図（ｆ）に示
すようにＳｉＯ２２７を残す。

次に全面に多結晶５ｉ２９を化学気相成長法を用いて被
着し、さらに気相拡散法を用いて多結晶Ｓｉにリンを拡
散する。これにより第２図（ｇ）に示すように基板内に
ｎ中波散層１２１が形成される。拡散量をアニール温度
とアニール時間で制御することによって第２図（ｇ）に
示すように隣接したｎ＋拡散層を接触させ基板内の配線
層として用いる事ができる。

次に全面に化学気相成長法によりＳｉＯ□２２３を被着
し、溝内にレジスト２２４を埋め込み、第２図（ｈ）の
形状を形成する。溝内にレジストを埋め込む方法として
は、半導体基板にレジス１〜を塗布した後、弱く露光し
表面層のみを現像によって除去する方法、レジスト塗布
後、全面をドライエツチングし、溝内にのみレジス１〜
を残すようにする方法等がある。

次に、異方性ドライエツチングにより半導体基板表面の
Ｓ１ｏ　２２２３をエツチングした後、多結晶Ｓｉをエ
ツチングしてさや型多結晶５ｉ１２２を形成し図２（ｉ
）の形状が出来る。

レジスト２２４及びＳｉＯ２２２３を除去した後、第２
図（ｊ）に示すようにキャパシタ絶縁膜１２３の形成、
化学気相成長法による多結晶５ｉ１２４の被着、気相拡
散によるリン拡散、化学気相成長法による多結晶５ｉ１
２５の被着を行う。

キャパシタ絶縁膜１２３は、酸化あるいは化学気相成長
法によるＳｉＯ２，Ｓ、ｉ３Ｎ４．Ｔａ２０５の被着に
より形成した絶縁膜の他、これら膜の２層以上の積層膜
を用いることが可能である。もちろん絶縁膜であれば−
その種類、形成方法に特別の制約がない事はいうまでも
ない。

次にドライエツチング法あるいはウェットエツチング法
を用いて多結晶５ｉ１２４及び１２５をエツチングし、
基板表面及び溝上部から多結晶Ｓｉをとり除く。ついで
、キャパシタ絶縁膜１２３及びＳｉＯ２２７を溝内に残
った多結晶Ｓｉをマスクとしてエツチングすることによ
り側壁コンタクト領域１２６を形成した後、多結晶５ｉ
Ｌ２７を化学気相成長法を用いて被着して第２図（ｋ）
の形状をつくる。

次に第２図（Ｑ）に示すように溝上部を残して、ドライ
エツチングあるいはウェットエツチング１去を用いて多
結晶５ｉ１２７を除去する。

次に第２図（ｍ）に示すように基板表面に残ったＳｉ、
Ｎ、２５をマスクとして溝の表面の多結晶Ｓ１を酸化し
てＳｉＯ２２２１を形成する。この時、酸化時のアニー
リング効果によって、あるいは適切な熱工程を追加する
ことによって溝内に残された多結晶Ｓ　ｉ　１２４ある
いは１２Ｓ中のリンが拡散し１画壁コンタクト部にｎ＋
拡散層１２９を形成する。その後、高エネルギーのイオ
−ン打ち込みを行い（例えばＢ　＋、　２００　ｋｅＶ
。

Ｉ　Ｘ　１０１２〜Ｉ　Ｘ　１０”ｃｍ−２の条件）基
板内にｐ＋拡散層２２２を形成し、α線に対する耐性を
向上する効果を持たせる。この■）“拡散層は又、ｎ中
波散層１２．ｌをドレイン、さや型多結晶５ｉ１２２を
ゲート及びＳ　ｉｏ　２２７をゲート絶縁膜とする縦型
のＭＯＳトランジスタのしきい電圧を上昇させ、この縦
型ＭＯＳトランジスタが○Ｎすることを防止する効果を
も有している。

最後に５ｉ３Ｎ４２５をエツチングし、ワード線２２３
．保護膜用リンケイ酸ガラス２２４．データ線２２５．
プレート配線２２６を形成して第２図（ｎ）の半導体記
憶装置ができあがる。この半導体記憶′！Ａ置は」、（
板肉に形成したｎ中波散層１２１の電位をプレート配線
２２６で自由に制御できる。このｎ中波散層はキャパシ
タのさや型多結晶５ｉ１２２と電気的につながっている
ため。

プレー１〜配線２２６に電位を与えることでキャパシタ
用のさや型ｐｏｌｙｓｉ１２２の電位を自由に制御可能
である。そこでプレート配線に１／２Ｖｃｃを印加する
ことにより、ｌ　／　２　Ｖ　ｃｃブレー１〜型の半導
体記憶装置を実現できる。

第３図（ａ）、　（ｂ）、　（Ｃ）は１／２Ｖｃｃプレ
ート用の基板内の配線構造を示している。

第３図（ａ）は基板内の配線として埋め込み型のｎ中波
散層を用いる方法である。この場合には、メモリセル領
域３５全てにわたって基板内部にｎ中波散層３２を形成
している。

第３図（ｂ）は基板にｎ型Ｓｉ基板３６を用いることに
よって１　／　２　Ｖｃｃを基板裏面から与える事がで
きる構造である。

第３図（ｅ）は第３図（ａ）の改良型である。

すなわち第３図（ａ）の構造はメモリセルを形成するｐ
型Ｓｉ領域３４とｐ型Ｓｉ基板３１が間のｎ＋拡散層３
２によって電気的に絶縁されているため、ｐ型Ｓｉ領域
３４の電位が変動しやすいという問語点を有する。この
問語を解決するため、第３図（Ｃ）ではメモリセル領域
を２つ以上の領域に分け、各領域毎にｎ中波散層３２と
ひき出し電極３３を形成している。この構造の場合、各
メモリセル領域の入ったｐ型Ｓｉ領域３４とｐ型Ｓｉ！
ｉｔ板３１が電気的につながる為、Ｐ型Ｓｉ領域３４の
電位を安定させることができる。

第４図は本実施例の平面レイアウトを示したものである
。ここで４１は素子分離用絶縁膜、４２はワード電極、
４３はトレンチ穴、４４はコンタク１−穴、４５はトレ
ンチ穴底部から例えばリン拡散によって基板内に形成し
たｎ＋不純物領域である。各隣接トレンチ穴から拡散し
たｎ十不純物領域は互いに電気的に接続しており、全体
として網目状の配線を形成する。４６はメモリセル領域
の端に形成する引き出し電極部である。引き出し電極部
のトレンチ穴とメモリセル領域の最も端にあるトレンチ
穴の間には１つ以上のトレンチ穴を押入することによっ
てメモリセルから引き出し電極部を引き離し、引き離し
電極周辺のｎ＋領領域引き出し電極部では基板内部のみ
ならず基板表面までｎ中波散層がある）の電位によるメ
モリセルへの影響を排除することができる。

本実施例では、折り返しピノ１−線構成を仮定して説明
しであるが、開放ピッ１−線構成のメモリへも本発明の
適用が可能なのは言うまでもない。

第５図は１本発明をＣＭＯ５型Ｄ　ＲＡ　Ｍに適用した
例を示している。ここで５１はＰ型５ｉＪＪ板、５２は
ｎ型ウェル、５３はＰ型ウェルを示す。ｎ型ウェルには
周辺回路用ｐ＋ｃｈＭＯｓトランジスタ２５４を形成す
る。ｐ型ウェルには周辺回路用のｎ−ｃｈＭＯ３ｌ〜ラ
ンジスタ２５３とメモリセル領域２５１及び引き出し電
極領域２５２を形成する。５４は素子合着用のＳｉＯ２
，５５は素子台シ准用のＰ＋拡故Ｍである。メモリセル
にはさや状のＳｉＯ２５６と多結晶５１５７を有してい
る。さや型多結晶Ｓｉは溝底部でｎ十拡散層５８と電気
的に導通しており、このｎ４拡散層はメモリセル領域の
外側でひき出し電極を径由してプレート線１５９と電気
的に接続している。

またメモリセル領域にはＰ中波散層１５１を形成するこ
とによって、ｎ＋拡散層５８をドレイン、さや型多結晶
５ｉ５７をゲーＩ−電極とする縦型〜１０８１−ランジ
スタのしきい電圧を上昇させ、この１−ランジスタがＯ
Ｎするのを防止している。

〔発明の効果〕

本発明によれば、）ｔ・〒掘り型キャパシタを有するＤ
Ｒ，Ａ　Ｍ用セルでありながら、キャパシタのプレー１
へ電極に１　／２　Ｖ　ｃｃを印加して使う、いわゆる
ハーフＶｃｃ型セルを実現することができる。このハー
フＶｃｃ型セルの実現により、キャパシタ絶縁膜にかか
る電界を従来のＶｓｓプレー１・やＶｃｃプレー１〜の
１へ分に減少できるため、キャパシタ絶縁膜ノｆ命の飛
躍的向上が可能となる他、電界を従来と同しに保った場
合には、絶縁膜の厚さを従来の約１／２に減少できるた
め、キャパシタ容量を従来の約２倍に増大することがで
きるなどの効果が〆る。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体記憶装置の所面図、
第２１７Ｉ（ａ）〜（、）は第１図の半導体記憶′！Ａ
置の製造方法を説明する断面図、第３図（ａ）〜（ｃ）
は基Ｆｉ構造を示す断面図、第４図は平面図、第５図は
ＣＭＯ３ＤＲＡＭに適用した本発明実施例の断面図を示
している。 １１・・ｐ型半導体基板、１２・・絶縁Ｉ莫、Ｉ３・・
・さや状電極、１４・・埋め込みｎ＋不純″１４３゜１
５・・・ひき出し電極、１６　・キャパシタ絶Ｂ嘆。 １７・・・埋め込み電極、１８川側壁コンタク１へ、１
９・・・ワード電極、１１１・・・Ｔ１＋不鈍物層、１
１２・・ビット線、１１３　・・プレー１−電′５線、
１１４・・・フィールド絶縁膜、２１・・ｐ型Ｓ　’ｉ
　Ｊ、ｑ仮。 ２２・・・素子分煎用ＳｉＯ２．２３・・Ｐ中波散層、
２　４　−　・　Ｓ　１０　２　　、　２５−５ｉ３Ｎ
　　４　、　２　６−　　Ｓ　　ｉ　　ｉ５ｊ！　、２
７・・・ＳｉＯ２，２８・・・レジス１−５２９・・・
多結晶Ｓｉ、１２１−ｎ＋拡散層、　２２３−３ｉＯ２
，２２４・・・レジスト、１２２・さや型多結晶Ｓｉ、
１２３・・キャパシタ絶縁膜、１２４・・・多結晶Ｓｉ
、１２５・・・多結晶Ｓｉ、１２６・・・側壁コンタク
ト領域、１２７・・・多結晶Ｓｉ、１２９・・・ｎ中波
散層、２２１−５ｉＯ２，２２２・・ｐ中波ｉ′ｌｌｒ
、２２３・・・ワード線、２２４・・・リンケイ酸ガラ
ス、２２５・・・データ線、２２６・・・プレー１〜配
線、３１−・ｐ型Ｓｉ基板、３２−　ｎ中波散層、３３
・・引き出し電極、３４・・・ｐ型Ｓｉ領域、３５・・
メモリセル領域、３６・・・ｎ型Ｓｉ基板、４１・・・
素子分雛用絶縁膜、４２・・ワード電極、４３−・・ト
レンチ穴、４４・・・コンタクト穴、４５・・・基板内
のｎ中不純物領域、４６・・・引き出し電極部、４７・
・・メモリセル領域、５１・・・ｐ型Ｓｉノ、（板、５
２・・・ｎ型ウェル、５３・・・Ｐ型ウェル、５４・・
・５ｉ０２．５５・・・ｐ上拡散層、５６・・・ＳｉＯ
２，５７・・・さや型多結晶Ｓｉ。 ５８・・・ｎ“拡散層、５９・・・多結晶Ｓｉ、１５１
・ｐ上拡散層、１５２・・ワード線、１５３・・・サイ
ドウオールスペーサ、１５４・・・ｎ−拡′ｌ′１１届
、１５８・・ピント線、１５９・・・プレート線、２５
＋　・・メモリセル領域、２５２・−１ｊ１き出し電極
領域、２５３・・・周辺のｎ−ｃｈＭＯ３ｌ−ランジス
タ、２５４・・周辺のｐ−ｃｈＭＯｓトランジスタ。 代理人　弁巧（士　小川、）すｊ　′ ヤ１の 才２　Ｆ；７１ ７χ １２１カ 丁３１ハ ３ｙ）

Claims (1)

1. 【特許請求の範囲】 １、基板内部に形成した溝掘り型電荷蓄積キャパシタと
   、スイッチ用トランジスタから構成される半導体記憶装
   置において、基板内部に基板と電気的に絶縁された導電
   層１を有し、該キャパシタの一方の電極が溝内部で、導
   電層１と電気的に接続し、しかもこの電気的接続部以外
   の周囲を絶縁膜で覆わされたさや状の構造を持ち、該キ
   ャパシタのもう一方の電極の一部が該さや状電極の内側
   に埋め込まれ、該電極の他の一部がスイッチ用トランジ
   スタのソース領域となる不純物拡散層と電気的に接続さ
   れていることを特徴とする半導体記憶装置。 ２、基板内部の導電層１として基板と反対導電型の不純
   物層を用いていることを特徴とする特許請求の範囲第１
   項記載の半導体記憶装置。 ３、基板内部の導電層１に１／２Ｖ＿ｃ＿ｃを印加する
   ことによりさや状電極を１／２Ｖ＿ｃ＿ｃプレート電極
   として用いることを特徴とする特許請求の範囲第１項記
   載の半導体記憶装置。 ４、溝掘り型電荷蓄積キャパシタとトランジスタのソー
   ス領域との電気的接続部分が、該基板の表面より下部の
   基板内部に存在しており、さらには該溝掘り型キャパシ
   タの表面は該キャパシタの電極を酸化あるいは窒化した
   絶縁膜によって被われていることを特徴とする特許請求
   の範囲第１項記載の半導体記憶装置。 ５、さや状電極の少なくとも１つ以上を基板表面にとり
   出し、該電極を介して基板内部の導電層１に電圧を印加
   できるようにしていることを特徴とする特許請求の範囲
   第１項記載の半導体記憶装置。 ６、基板内部の導電層１の少なくとも一部が基板表面又
   は基板裏面に導出されていることを特徴とする特許請求
   の範囲第１項記載の半導体記憶装置。 ７、半導体基板に形成された溝の周囲の少なくとも一部
   に基板と同じ導電型で、しかも基板より高濃度の不純物
   層を有していることを特徴とする特許請求の範囲第１項
   記載の半導体記憶装置。 ８、半導体基板に掘った溝内壁面に酸化、窒化、蒸着あ
   るいは化学気相成長法を用いて絶縁膜を形成し、異方性
   ドライエッチング技術を用いて溝内壁部の絶縁膜を残し
   溝内底面の絶縁膜をエッチングし、その後化学気相成長
   法を用いて薄い導電膜を溝内壁に被着した後、固相拡散
   法あるいは気相拡散法あるいはイオン打ち込みによって
   該導電膜を介し、溝底を介して半導体基板内部に半導体
   基板と反対導電型の不純物層１を形成した後、導電膜上
   にＳｉＯ＿２を形成し、基板表面のＳｉＯ＿２を異方性
   ドライエッチングでエッチングし、このＳｉＯ＿２をマ
   スクとして該導電膜をエッチングしてさや状導電膜を形
   成した後、該さや状導電膜の酸化、窒化あるいは化学気
   相成長法を用いてさや状導電膜内壁に薄い絶縁膜を形成
   し、さらに該薄膜絶縁膜上に化学気相成長法により導電
   膜を被着することにより、さや状の下部電極を有する溝
   掘り型電荷蓄積キャパシタを形成することを特徴とした
   半導体記憶装置の製造方法。 ９、さや状導電膜と溝底を介して半導体基板内部に不純
   物層１を形成する際に、充分な熱処理を行うことによっ
   て不純物を拡散させ、隣接する溝底に同様に形成された
   不純物層２と電気的に接続することを特徴とした特許請
   求の範囲第８項記載の半導体記憶装置の製造方法。