JP2655859B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2655859B2
JP2655859B2 JP63023301A JP2330188A JP2655859B2 JP 2655859 B2 JP2655859 B2 JP 2655859B2 JP 63023301 A JP63023301 A JP 63023301A JP 2330188 A JP2330188 A JP 2330188A JP 2655859 B2 JP2655859 B2 JP 2655859B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、特に、ダイナミッ
クRAMに適用して有効な技術に関するものである。
〔従来技術〕
ダイナミックRAMのメモリセルは、トランスファMISFE
Tと容量素子とからなっているが、これらが半導体基板
の主面に占める領域の大きさをできるだけ小さくして、
高集積化を図るため、前記半導体基板の主面に深い穴
（trench）を掘り、この穴の中に前記トランスファMISF
ETと容量素子を重さねて形成する技術が、アイイーディ
ーエムテクニカルダイジェスト，（IEDM Technical Dig
est）第714頁から第717頁,1985年に記載されている。前
記トランスファMISFETと容量素子は、容量素子が前記穴
の下半分に形成され、トランスファMISFETが前記穴の上
半分に形成される。そして、容量素子は、穴の壁面に誘
電体膜を設けた後、その穴の中に多結晶シリコンを埋込
んで形成される。穴の中に埋込んだ多結晶シリコン膜が
容量素子の一方の電極であり、半導体基板がもう一方の
電極である。そして、前記容量素子の多結晶シリコン膜
は、穴の上半分に形成されたトランスファMISFETのソー
ス又はドレインに接続され、このトランスファMISFETを
通して、情報の書込み時にその情報に応じて接地電位Vs
s例えば0V又は電源電位Vcc例えば5Vが印加される。容量
素子の一方の電極である半導体基板は、その主面に形成
されるＮチャンネルMISFETの動作を安定にするため、接
地電位Vssあるいはそれ以下の電位に固定される。この
半導体基板の電位が容量素子の基準電位となる。このよ
うに、半導体基板を容量素子の一方の電極として使用す
るので、前記半導体基板の穴の周囲の不純物の濃度が低
いと、Ｈ（ハイレベル）の情報すなわち電源電位Vccに
対応した情報を書込むときに、穴の周囲が空乏化して所
定の容量値が得られなくなるので、半導体基板の容量素
子が設けられる深い部分をp+型にして空乏化を防止して
いる。ただし、トランスファMISFETのソース又はドレイ
ン近傍では、ｐ型不純物の不純物濃度をあまり高くでき
ないので、ｐ型領域となっている。
〔発明が解決しようとする課題〕
本発明者は、前記従来の技術のメモリセルについて検
討した結果、次の問題を見出した。
すなわち、半導体基板が容量素子の一方の電極として
使用され、この半導体基板の電位は接地電位Vssあるい
はそれ以下にするので、容量素子の基準電位として1/2V
ccを採用することができず、容量素子の誘電体膜の薄膜
化を図ることができないという問題があった。一方、前
記のように、半導体基板の容量素子の一方の電極となる
部分は、p+型にされるが、トランスファMISFETのソース
又はドレインの近傍では半導体基板中のｐ型不純物の不
純物濃度が低くされているため、容量素子の実効的な容
量値が低下するという問題があった。
本発明の目的は、ビット線とワード線とが重なった微
小な領域にメモリセルを構成することができ、またメモ
リセルの容量素子の基準電位として1/2Vccを採用した半
導体記憶装置を提供することにある。
本発明の他の目的は、ビット線とワード線とが重なっ
た微小な領域にメモリセルを構成することができ、また
メモリセルの容量素子の容量値が高い半導体記憶装置を
提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板と同一導電型のシリコン柱を前
記半導体基板の主面に起立させて設け、前記半導体基板
の表面の前記シリコン柱以外の部分にはフィールド絶縁
膜が設けられ、このフィールド絶縁膜上に前記半導体基
板とは絶縁して、ビット線を前記半導体基板の主面と平
行な方向に延在させて前記シリコン柱の下部の側面に接
続させ、前記シリコン柱の前記ビット線が接続している
部分に前記シリコン柱と反対導電型の第１半導体領域を
設け、前記シリコン柱の上部に該シリコン柱と反対導電
型の第２半導体領域を設け、前記シリコン柱の前記第１
半導体領域から第２半導体領域までの間の中間部の側面
にゲート絶縁膜を設け、該ゲート絶縁膜の周囲に前記半
導体基板の主面と平行な方向に延在するワード線を設け
てメモリセルのトランスファMISFETを構成し、前記第２
半導体領域の周囲に誘電体膜を介して容量電極を設けて
前記メモリセルの容量素子を構成し、前記ビット線とワ
ード線の間及びワード線と前記容量電極の間はパッシベ
ーション膜で絶縁したものである。
〔作用〕
上述した手段によれば、容量素子の基準電位が印加さ
れる容量電極（プレート）が半導体基板から分離されて
半導体基板の上にあるので、容量素子の基準電位として
1/2Vccを採用することができ、これから誘電体膜の薄膜
化を図ることができる。
また、前記容量電極（プレート）が半導体基板上の導
電体からなっているため、情報の書込み時に空乏化する
ことがないので、容量値を高くすることができる。
〔発明の実施例〕
以下、本発明をダイナミックRAMのメモリセルに適用
した一実施例を図面を用いて説明する。
第１図は、本発明の一実施例のダイナミックRAMのメ
モリセルの斜視図、 第２図は、第１図に示したメモリセルの４ビットの平
面図、 第３図は、第２図のメモリセルのトランスファMISFET
の部分の平面図、 第４図は、第２図のメモリセルのビット線が接続され
ている部分の平面図、 第５図は、第２図に示したメモリセルをＶ−Ｖ切断線
で切ったときの断面図、 第６図は、第２図に示したメモリセルをVI−VI切断線
で切ったときの断面図である。
なお、第２図及び第１図は、メモリセルの構成を分り
易くするため、配線間のパッシベーション膜を図示して
いない。
本実施例のメモリセルは、第１図乃至第６図に示すよ
うに、単結晶シリコンからなるシリコン柱５を備えてい
る。このシリコン柱５は、上から見た平面形状が四角形
をしているが、これに限定されたものではない。前記シ
リコン柱５を上から見たときの四角形の一辺の長さは、
例えば１μｍであり、シリコン柱５とシリコン柱５の間
の間隔は、例えば1.5μｍ程度である。シリコン柱５
は、単結晶シリコンからなる半導体基板１と一体構造と
なっており、また半導体基板１の上にほぼ垂直に起立さ
せられている。半導体基板１の表面のシリコン柱５以外
の部分には酸化シリコン膜からなるフィールド絶縁膜２
とｐ型チャネルストッパ領域３とが設けられている。
メモリセルのトランスファMISFETは、シリコン柱５の
下部のn+型半導体領域４と、シリコン柱５の中間部のp-
型半導体領域5Aと、このp-型半導体領域5Aの側面に形成
した酸化シリコン膜からなるゲート絶縁膜７と、このゲ
ート絶縁膜７の周囲に接続し、かつ半導体基板１の主面
と平行な方向に延在するワード線８と、前記シリコン柱
５の上部のn+型半導体領域15とで構成されている。p-型
半導体領域5AがトランスファMISFETのチャネル領域であ
る。前記シリコン柱５の下部のn+型半導体領域４は、第
４図に示したように、シリコン柱５の側面付近に形成さ
れているため、シリコン柱５の中央部分にはp-型領域と
なっている。n+型半導体領域４の側面にはビット線６が
取り囲むようにして接続されており、またこのビット線
６は、フィールド絶縁膜２上を半導体基板１の主面と平
行な方向でかつワード線８とほぼ直角な方向に延在して
いる。ワード線８のゲート絶縁膜７に接続している部分
は、p-型半導体領域5Aの周囲を取り込むようにして設け
られている。シリコン柱５の上部のn+型半導体領域15
は、シリコン柱５の表面から中心部まで設けられてい
る。そして、前記n+型半導体領域４の上端部をワード線
８の側部に少し回り込ませ、またn+型半導体領域15の下
端部をワード線８の側部に少し回り込ませて、ワード線
８の電位をＨレベル（例えば5V）にしたときにn+型半導
体領域４とn+型半導体領域15の間が良好に導通するよう
にしている。
メモリセルの容量素子は、前記シリコン柱５の上端部
のn+型半導体領域15と、このn+型半導体領域15の表面に
形成した例えば酸化シリコン膜からなる誘電体膜９と、
該誘電体膜９の表面に接して前記n+型半導体領域15を覆
って設けた容量電極（プレート電極）10とで構成してい
る。n+型半導体領域15が、トランスファMISFETのソース
又はドレインの一方と、容量素子の一方の電極（蓄積ノ
ード）とを兼ねている。容量電極10は、半導体基板１上
の全てのシリコン柱５のn+型半導体領域15を覆うよう
に、一枚の板のようになっている。なお、限定されるも
のではないが、誘電体膜９の膜厚はゲート絶縁膜７の膜
厚より薄くなっている。このように、n+型半導体領域15
がシリコン柱５の上部に設けられているため、p-型半導
体領域5Aと接する面積が非常に小さく、書き込まれた情
報の半導体基板１中へのリークが小さくなっている。ま
た、容量素子のもう一方の電極である容量電極（プレー
ト電極）10は、フィールド絶縁膜2,第１層目のパッシベ
ーション膜11,第２層目のパッシベーション膜12,第３層
目のパッシベーション膜13,第４層目のパッシベーショ
ン膜14を介して半導体基板１の上に設けられている。こ
のため、容量電極10には、半導体基板１と異る電位、例
えば電源電位Vccの1/2すなわち1/2Vccを印加することが
できる。半導体基板１には接地電位Vss例えば0Vあるい
はこれより低い電位を印加する。前記第１層目のパッシ
ベーション膜11は例えば酸化シリコン膜からなり、第２
層目のパッシベーション膜12,第３層目のパッシベーシ
ョン膜13及び第４層目のパッシベーション膜14は、例え
ば酸化シリコン膜又はPSG膜からなっている。
前記ビット線６、ワード線８および容量電極10のぞれ
ぞれは、例えばn+型多結晶シリコン膜の上にタングステ
ンシリサイド膜を重ねた２層膜（ポリサイド膜）からな
っている。ビット線６とワード線８の間は、パッシベー
ション膜11とパッシベーション膜12が絶縁している。パ
ッシベーション膜11は、ビット線６の上のみに設けられ
ており、ビット線６とビット線６の間には設けられてい
ない。このビット線６とビット線６の間は、パッシベー
ション膜12が埋められている。ワード線８と容量電極10
の間は、パッシベーション膜13とパッシベーション膜14
とで絶縁されている。パッシベーション膜13は、ワード
線８の上のみに設けられており、ワード線８とワード線
８の間には設けられていない。ワード線８とワード線８
の間は、パッシベーション膜14が埋められている。16は
容量電極10と図示していない周辺回路のアルミニウム配
線との間を絶縁する例えば酸化シリコン膜、PSG膜ある
いは窒化シリコン膜等からなる第５層目のパッシベーシ
ョン膜である。17は最上層のパッシベーション膜であ
り、例えば酸化シリコン膜や窒化シリコン膜からなって
いる。
次に、第７図は、前記ビット線６と、周辺回路を構成
するMISFETとの接続の一例を示す断面図であり、領域Ａ
は前記メモリセルの断面図、領域Ｂは周辺回路を構成す
るＮチャネルMISFETの断面図である。
周辺回路を構成するＮチャネルMISFETは、第７図の領
域Ｂに示したように、ソース，ドレインとなる２つのn+
型半導体領域20と、半導体基板１の表面の薄い酸化シリ
コン膜からなるゲート絶縁膜22と、前記ワード線８と同
層の多結晶シリコン膜とタングステンシリサイド膜とで
構成したゲート電極21とからなっている。ビット線６
は、前記２つのn+型半導体領域20のうちの一方に接続し
ている。他方のn+型半導体領域20にはアルミニウム配線
23が接続されている。
次に、前記メモリセルの製造方法を説明する。
第８図乃至第30図は、第１図に示すダイナミックRAM
のメモリセルの製造工程を説明するための断面図であ
り、第５図又は第６図と同一部分の断面図である。
本実施例のメモリセル製造方法は、まず第８図に示す
ように、p-型単結晶シリコンからなる半導体基板１の上
にn+型半導体領域15をエピタキシャル成長させる。次
に、第９図に示すように、n+型半導体領域15の表面を熱
酸化して薄い酸化シリコン膜31を形成し、この上に例え
ばCVDで窒化シリコン膜32を形成し、さらにこの上に例
えばCVDで例えばリンシリケートガラス（PSG）膜33を形
成し、これらPSG膜33,窒化シリコン膜32,酸化シリコン
膜31を図示していないレジスト膜を用いたエッチングで
シリコン柱５のパターンにパターニングする。この後、
前記レジスト膜を除去した後、n+型半導体領域15及び半
導体基板１のPSG膜33,窒化シリコン膜32,酸化シリコン
膜31から露出している部分を例えば反応性イオンエッチ
ング（RIE）でエッチングして、シリコン柱５を形成す
る。シリコン柱５は、n+型半導体領域15とその下のp-型
半導体領域5Aとからなっている。次に、シリコン柱５の
側面及び半導体基板１の表面を熱酸化して薄い酸化シリ
コン膜34（第10図）を形成する。次に、例えばCVDで、P
SG膜33,窒化シリコン膜32,酸化シリコン膜31,シリコン
柱5,半導体基板１を覆って窒化シリコン膜35（第10図）
を形成し、この後、第10図に示すように、RIEで半導体
基板１の表面の酸化シリコン膜34が露出するまで前記窒
化シリコン膜35をエッチする。このエッチングによって
シリコン柱５の側部のみに窒化シリコン膜35を残すこと
ができる。次に、半導体基板１の表面部のシリコン柱５
以外の部分にｐチャネルストッパ領域３を形成するため
のｐ型不純物例えばボロン（Ｂ）をイオン打込みで導入
し、この後、第11図に示すように、窒化シリコン膜32,3
5を熱酸化のマスクとして、それらから露出している半
導体基板１の表面を熱酸化してフィールド絶縁膜２を形
成する。この後、窒化シリコン膜35,酸化シリコン膜34,
PSG膜33,窒化シリコン膜32,酸化シリコン膜31のそれぞ
れを取り除いて、シリコン柱５の表面を露出させる。次
に、第12図に示すように、シリコン柱５とフィールド絶
縁膜２の表面に、ビット線６を形成するための例えば多
結晶シリコン膜とタングステンシリサイド膜からなる２
層膜6Aを例えばCVDで形成する。この２層膜のうちの多
結晶シリコン膜はｎ型不純物を含んだn+型多結晶シリコ
ン膜とする。次に、第13図に示すように、バイアススパ
ッタで、２層膜6Aの上に酸化シリコン膜等からなるパッ
シベーション膜11をその上面が平坦になるまで十分に厚
く形成する。次に、第14図に示すように、パッシベーシ
ョン膜11を所定の膜厚までエッチバックして、２層膜6A
のシリコン柱５を覆っている部分の中間部より上の方を
露出させる。次に、第15図（第５図と同一部分で、２層
膜6Aをパターニングしてビット線６を形成する以前の断
面図）に示すように、前記２層膜6Aの露出した部分を等
方性のエッチングでエッチしてシリコン柱５（p-型半導
体領域5Aとn+型半導体領域15）を露出させる。次に、ビ
ット線６のパターンをしたレジスト膜36をシリコン柱5,
2層膜6A,パッシベーション膜11の上に形成し、まずパッ
シベーション膜11のレジスト膜36から露出した部分を例
えばRIEでエッチしてその下の２層膜6Aを露出させた
後、その２層膜6Aの露出した部分を例えばRIEでエッチ
することによりパターニングして、第16図（第５図と同
一部分）及び第17図（第６図と同一部分）に示すよう
に、ビット線６を形成する。ビット線６を形成した後
に、レジスト膜36を除去する。
次に、第18図に示すように、ビット線６の多結晶シリ
コン膜中のｎ型不純物例えばAsを熱処理によってシリコ
ン柱５の中に拡散させて、n+型半導体領域４を形成す
る。次に、例えばバイアススパッタ法で酸化シリコン膜
又はPSG膜をその上面が平坦になるなで厚く堆積した
後、n+型半導体領域４の上端が現れるまでエッチバック
して、第19図（第５図と同一部分）及び第20図（第６図
と同一部分）に示したようにパッシベーション膜12を形
成する。このパッシベーション膜12はビット線６とビッ
ト線６の間を埋めてなおかつ上面が平坦になっている。
次に、第21図（第５図と同一部分）及び第22図（第６図
と同一部分）に示すように、シリコン柱５のビット線6,
パッシベーション膜11,12のそれぞれから露出している
表面を熱酸化してゲート絶縁膜７を形成する。次に、パ
ッシベーション膜12及びゲート絶縁膜７の表面に、ワー
ド線８を形成するための例えば多結晶シリコン膜とタン
グステンシリサイド膜からなる２層膜8Aを例えばCVDで
形成する。次に、例えばバイアススパッタ法で酸化シリ
コン膜又はPSG膜をその上面が平坦になるまで厚く形成
した後、第23図に示したように、n+型半導体領域15の下
端部までエッチバックしてパッシベーション膜13を形成
する。２層膜8Aの中間部より上の部分はパッシベーショ
ン膜13から露出する。次に、第24図に示すように、２層
膜8Aのパッシベーション膜13から露出している部分を等
方性エッチングでエッチする。次に、ワード線８を形成
するためのレジスト膜37（第25図及び第26図）を形成し
た後、まずパッシベーション膜13のレジスト膜37から露
出している部分を例えばRIEでエッチした後、２層膜8A
の露出した部分をエッチして、第25図（第５図と同一部
分）及び第26図（第６図と同一部分）に示すように、ワ
ード線８を形成する。この後、レジスト膜37を除去す
る。次に、バイアススパッタ法で例えば酸化シリコン膜
又はPSG膜をその上面が平坦になるまで厚く形成した
後、第27図（第５図と同一部分）及び第28図（第６図と
同一部分）に示したように、所定の膜厚までエッチバッ
クしてパッシベーション膜14を形成する。このパッシベ
ーション膜14は、ワード線８とワード線８の間を埋めて
なおかつ上面が平坦になっている。n+型半導体領域15の
側面の部分のゲート絶縁膜７が露出する。なお、n+型半
導体領域15の上面の上に形成されていたゲート絶縁膜７
は、パッシベーション膜14を形成するための前記エッチ
バック時にエッチされている。次に、ゲート絶縁膜７の
露出していた部分を等方性エッチングでエッチしてn+型
半導体領域15の表面を露出させた後、第29図に示すよう
に、熱酸化によってn+型半導体領域15の表面に酸化シリ
コン膜からなる誘電体膜９を形成する。次に、第30図に
示すように、例えばCVDで多結晶シリコン膜とタングス
テンシリサイド膜との２層膜からなる容量電極（プレー
ト電極）10を形成する。この後、第５図及び第６図に示
したパッシベーション膜16、第７図に示したアルミニウ
ム配線23、第５図及び第６図のパッシベーション膜17を
順次形成する。
なお、前記シリコン柱５は、第31図及び第32図に示し
たように、多結晶シリコン膜を熱処理して単結晶化する
ことにより形成することもできる。
第31図及び第32図は、前記メモリセルの製造方法の中
で説明したシリコン柱５の形成方法と異るシリコン柱５
の形成方法を説明するためのメモリセル部分の断面図で
ある。
シリコン柱５の前記異る形成方法は、まず第31図に示
すように、フィールド絶縁膜２及び半導体基板１のフィ
ールド絶縁膜２から露出している部分を覆って例えばCV
Dで多結晶シリコン膜50を形成する。次に、多結晶シリ
コン膜50の上にシリコン柱５を形成するための図示して
いないレジスト膜を形成した後、前記多結晶シリコン膜
50の前記レジスト膜から露出した部分をRIEでエッチし
て、第32図に示すように、シリコン柱５を形成する。エ
ッチングした後、レジスト膜を除去する。この段階では
シリコン柱５は、単結晶化されておらず、多結晶のまま
である。この後、所定の温度で加熱して、多結晶シリコ
ン膜からなっていたシリコン柱５を単結晶化する。
以上、説明したように、本発明のメモリセルによれ
ば、半導体基板１と同一導電型のシリコン柱５を前記半
導体基板１の主面に起立させて設け、ビット線６を前記
半導体基板１の主面と平行な方向に延在させて前記シリ
コン柱５の下の部分の側面に接続させ、前記シリコン柱
５の前記ビット線６が接続している部分に前記シリコン
柱５と反対導電型の第１半導体領域４を設け、前記シリ
コン柱５の上部に該シリコン柱５と反対導電型の第２半
導体領域15を設け、前記シリコン柱５の中間部の側面に
ゲート絶縁膜７を設け、該ゲート絶縁膜７の周囲に前記
半導体基板１の主面と平行な方向に延在するワード線８
を設けてメモリセルのトランスファMISFETを構成し、前
記第２半導体領域15の周囲に誘電体膜９を介して容量電
極10を設けて前記メモリセルの容量素子を構成したこと
により、容量素子の容量電極（プレート）10が半導体基
板１から分離されて半導体基板１の上にあるので、容量
素子の基準電位として1/2Vccを採用することができ、こ
れから誘電体膜９の薄膜化を図ることができる。
また、前記容量電極（プレート）10が半導体基板１の
上に設けた導電体からなっていることから情報の書込み
時に空乏化することがないので、容量素子の容量値を高
くすることができる。
また、容量素子の一方の電極であるn+型半導体領域15
のp-型半導体領域5Aと接している部分が非常に小さいの
で、情報となる電荷のp-型半導体領域5A中へのリークが
少なく、情報の保持時間を長くすることができる。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、容量素子の容量電極（プレート）が半導体
基板から分離されて半導体基板の上にあるので、容量素
子の基準電位として1/2Vccを採用することができ、これ
から誘電体膜の薄膜化を図ることができる。
前記容量電極（プレート）が導電体からなっているこ
とから情報の書き込み時に空乏化することがないので、
容量値を高くすることができる。
【図面の簡単な説明】
第１図は、本発明の一実施例のダイナミックRAMのメモ
リセルの斜視図、 第２図は、第１図に示したメモリセルの４ビットの平面
図、 第３図は、第２図のメモリセルのトランスファMISFETの
部分を半導体基板の主面と平行な方向に切ったときの平
面図、 第４図は、第２図のメモリセルのビット線が接続されて
いる部分を半導体基板の主面と平行な方向に切ったとき
の平面図、 第５図は、第２図に示したメモリセルをＶ−Ｖ切断線で
切ったときの断面図、 第６図は、第２図に示したメモリセルをVI−VI切断線で
切ったときの断面図、 第７図は、第11図に示すビット線６と周辺回路との接続
の一例を示した断面図、 第８図乃至第30図は、第１図に示すダイナミックRAMの
メモリセルの製造方法を説明するための断面図であり、
第５図又は第６図と同一部分の断面図である。 第31図及び第32図は、メモリセルの製造方法の中で説明
されるシリコン柱５の形成方法と異る形成方法でシリコ
ン柱５を形成する方法を説明するためのメモリセル部分
の断面図である。 図中、４……n+型半導体領域、５……シリコン柱、６…
…ビット線、７……ゲート絶縁膜、８……ワード線、９
……誘電体膜、10……容量電極、11,12,13,14……パッ
シベーション膜、15……n+型半導体領域である。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板と同一導電型のシリコン柱を前
    記基板の主面に起立させて設け、前記半導体基板の表面
    の前記シリコン柱以外の部分にはフィールド絶縁膜が設
    けられ、このフィールド絶縁膜上に前記半導体基板とは
    絶縁して、ビット線を前記半導体基板の主面と平行な方
    向に延在させて前記シリコン柱の下部の側面に接続さ
    せ、前記シリコン柱の前記ビット線が接続している部分
    に前記シリコン柱と反対導電型の第１半導体領域を設
    け、前記シリコン柱の上部に該シリコン柱と反対導電型
    の第２半導体領域を設け、前記シリコン柱の前記第１半
    導体領域から第２半導体領域までの間の中間部の側面に
    ゲート絶縁膜を設け、該ゲート絶縁膜の周囲に前記半導
    体基板の主面と平行な方向に延在するワード線を設けて
    メモリセルのトランスファMISFETを構成し、前記第２半
    導体領域の周囲に誘電体膜を介して容量電極を設けて前
    記メモリセルの容量素子を構成し、前記ビット線とワー
    ド線の間及びワード線と前記容量電極の間はパッシベー
    ション膜で絶縁したことを特徴とする半導体記憶装置。
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