JPH01198065A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH01198065A
JPH01198065A JP63023301A JP2330188A JPH01198065A JP H01198065 A JPH01198065 A JP H01198065A JP 63023301 A JP63023301 A JP 63023301A JP 2330188 A JP2330188 A JP 2330188A JP H01198065 A JPH01198065 A JP H01198065A
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silicon pillar
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
    • H—ELECTRICITY
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、特に、ダイナミック
ＲＡＭに適用して有効な技術に関するものである。
、〔従来技術〕 ダイナミックＲＡＭのメモリセルは、トランスファＭＩ
ＳＦＥＴと容量素子とからなっているが、これらが半導
体基板の主面側こ占める領域の大きさをできるだけ小さ
くして、高集積化を図るため、前記半導体基板の主面に
深い穴（ｔｒｅｎｃｈ）を掘り、この穴の中に前記トラ
ンスファＭＩＳＦＥＴと容量素子を重さねて形成する技
術が、アイイーデイ−エムテクニカルダイジェスト、　
　（ＩＥＤＭ　　Ｔｅｃｈｎｉｃａｌ　　Ｄｉｇｅｓｔ
）第７１４頁から第７１７頁、１９８５年に記載されて
いる。前記トランスファＭＩＳＦＥＴと容量素子は、容
量素子が前記穴の下半分に形成され、トランスファＭ　
Ｉ　Ｓ　ＦＥＴが前記穴の上半分に形成される。そして
、容量素子は、穴の壁面に誘電体膜を設けた後、その穴
の中に多結晶シリコンを埋込んで形成される。穴の中に
埋込んだ多結晶シリコン膜が容量素子の一方の電極であ
り、半導体基板がもう一方の電極である。そして、前記
容量素子の多結晶シリコン膜は、穴の上半分に形成され
たトランスファＭＩＳＦＥＴのソース又はドレインに接
続され、このトランスファＭＩＳＦＥＴを通して、情報
の書込み時にその情報に応じて接地電位Ｖｓｓ例えばＯ
ｖ又は電源電位Ｖｃｃ例えば５Ｖが印加される。容量素
子の一方の電極である半導体基板は、その主面に形成さ
れるＮチャネルＭＩＳＦＥＴの動作を安定にするため、
接地電位Ｖｓｓあるいはそれ以下の電位に固定される。
この半導体基板の電位が容量素子の基準電位となる。
このように、半導体基板を容量素子の一方の電極として
使用するので、前記半導体基板の穴の周囲の不純物の濃
度が低いと、Ｈ（ハイレベル）の情報すなわち電源電位
Ｖｃｃに対応した情報を書込むときに、穴の周囲が空乏
化して所定の容量値が得られなくなるので、半導体基板
の容量素子が設けられる深い部分をｐ゛型にして空乏化
を防止している。ただし、トランスファＭＩＳＦＥＴの
ソース又はドレインの近傍では、ｐ型不純物の不純物濃
度をあまり高くできないので、ｐ壁領域となっている。
〔発明が解決しようと゛する課題〕
本発明者は、前記従来の技術のメモリセルについて検討
した結果、次の問題を見出した。
すなわち、半導体基板が容量素子の一方の電極として使
用され、この半導体基板の電位は接地電位Ｖｓｓあるい
はそれ以下にするので、容量素子の基準電位としてｌ　
／　２　Ｖ　ｃ　ｃを採用することができず、容量素子
の誘電体膜の薄膜化を図ることができないという問題が
あった。一方、前記のように、半導体基板の容量素子の
一方の電極となる部分は、Ｐ゛型にされるが、トランス
ファＭＩＳＦＥＴのソース又はドレインの近傍では半導
体基板中のｐ型不純物の不純物濃度が低くされているた
め、容量素子の実効的な容量値が低下するという問題が
あった。
本発明の目的は、ビット線とワード線とが重なった微小
な領域にメモリセルを構成することができ、またメモリ
セルの容量素子の基準電位として１　／　２　Ｖ　ｃ　
ｃを採用した半導体基板中置を提供することにある。
本発明の他の目的は、ビット線とワード線とが重なった
微小な領域にメモリセルを構成することができ、またメ
モリセルの容量素子の容量値が高い半導体記憶装置を提
供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
〔課題を解決するための手段〕
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板と同一導電型のシリコン柱を前記
半導体基板の主面に起立させて設け、ビット線を前記半
導体基板の主面と平行な方向に延在させて前記シリコン
柱の下部の側面に接続させ。
前記シリコン柱の前記ビット線が接続している部分に前
記シリコン柱と反対導電型の第１半導体領域を設け、前
記シリコン柱の上部に該シリコン柱と反対導電型の第２
半導体領域を設け、前記シリコン柱の前記第１半導体領
域から第２半導体領域までの間の中間部の側面にゲート
絶縁膜を設け、該ゲート絶縁膜の周囲に前記半導体」基
板の主面と平行な方向に延在するワード線を設けてメモ
リセルのトランスファＭＩＳＦＥＴを構成し、前記第２
半導体領域の周囲に誘電体膜を介して容量電極を設けて
前記メモリセルの容量素子を構成したものである。
〔作用〕
上述した手段によれば、容量素子の基準電位が印加され
る容量電極（プレート）が半導体基板から分離されて半
導体基板の上にあるので、容量素子の基準電位として１
　／　２　Ｖ　ｃ　ｃを採用することができ、これから
誘電体膜の薄膜化を図ることができる。
また、前記容量電極（プレート）が半導体基板上の導電
体からなっているため、情報の書込み時に空乏化するこ
とがないので、容量値を高くすることができる。
〔発明の実施例〕
以下、本発明をダイナミックＲＡＭのメモリセルに適用
した一実施例を図面を用いて説明する。
第１図は、本発明の一実施例のダイナミックＲＡＭのメ
モリセルの斜視図。
第２図は、第１図に示したメモリセルの４ビツトの平面
図、 第３図は、第２図のメモリセルのトランスファＭＩＳＦ
ＥＴの部分の平面図、 第４図は、第２図のメモリセルのビット線が接続されて
いる部分の平面図。
第５図は、第２図に示したメモリセルを■−■切断線で
切ったときの断面図、 第６図は、第２図に示したメモリセルをＶＩ−Ｖｌ切断
線で切ったときの断面図である。
なお、第２図及び第１図は、メモリセルの構成を分り易
くするため、配線間のパッシベーション膜を図示してい
ない。
本実施例のメモリセルは、第１図乃至第６図に示すよう
に、単結晶シリコンからなるシリコン柱５を備°えてい
る。このシリコン柱５は、上から見た平面形状が四角形
をしているが、これに限定されたものではない。前記シ
リコン柱５を上から見たときの四角形の一辺の長さは１
例えば１μｍであり、シリコン柱５とシリコン柱５の間
の間隔は。
例えば１．５μｍ程度である。シリコン柱５は、単結晶
シリコンからなる半導体基板１と一体構造となっており
、また半導体基板１の上にほぼ垂直に起立させられてい
る。半導体基板１の表面のシリコン柱５以外の部分には
酸化シリコン膜からなるフィールド絶縁膜２とｐ型チャ
ネルストッパ領域３とが設けられている。
メモリセルのトランスファＭＩＳＦＥＴは、シリコン柱
５の下部のｎ゛型半導体領域４と、シリコン柱５の中間
部のＰ°°半導体領域５Ａと、このｐ−型半導体領域５
Ａの側面に形成した酸化シリコン膜からなるゲート絶縁
膜７と、このゲート絶縁膜７の周囲に接続し、かつ半導
体基板１の主面と平行な方向に延在するワード線８と、
前記シリコン柱５の上部のｎ゛型半導体領域１５とで構
成されている。ｐ−型半導体領域５ＡがトランスファＭ
ＩＳＦＥＴのチャネル領域である。前記シリコン柱５の
下部のｎ゛型半導体領域４は、第４図に示したように、
シリコン柱５の側面付近に形成されているため、シリコ
ン柱５の中央部分はｐ°型領領域なっている。ｎ・型半
導体領域４の側面にはビット線６が取り囲むようにして
接続されており、またこのビット線６は、フィールド絶
縁膜２上を半導体基板１の主面と平行な方向でかつワー
ド線８とほぼ直角な方向に延在している。ワード線８の
ゲート絶縁膜７に接続している部分は、　ｐ−型半導体
領域５Ａの周囲を取り込むようにして設けられている。
シリコン柱５の上部のｎ゛型半導体領域１５は、シリコ
ン柱５の表面から中心部まで設けられている。
そして、前記ｎ゛型半導体領域４の上端部をワード線８
の側部に少し回り込ませ、またｎ゛型半導体領域１５の
下端部をワード線８の側部に少し回り込ませて、ワード
線８の電位をＨレベル（例えば５Ｖ）にしたときにｎ゛
型半導体領域４とイ型半導体領域１５の間が良好に導通
するようにしている。
メモリセルの容量素子は、前記シリコン柱５の上端部の
ｎ・型半導体領域１５と、このｎ゛型半導体領域１５の
表面に形成した例えば酸化シリコン膜からなる誘電体膜
９と、該誘電体膜９の表面に接して前記ｎ゛型半導体領
域１５を覆って設けた容量電極（プレート電極）１０と
で構成している。ｎ＋型半導体領域１５が、トランスフ
ァＭＩＳＦＥＴのソース又はドレインの一方と、容量素
子の一方の電極（蓄積ノード）とを兼ねている。容ｆｆ
１ｆ’ｌｔ極１０は、半導体基板１上の全てのシリコン
柱５のｎ゛型半導体領域１５を覆うように枚の板のよう
になっている。なお、限定されるものではないが、誘電
体膜９の膜厚はゲート絶縁膜７の膜厚より薄くなってい
る。このように、ｎ゛型半導体領域１５がシリコン柱５
の上部に設けられているため、ｐ°型半導体領域５Ａと
接する面積が非常に小さく、書き込まれた情報の半導体
基板１中へのリークが小さくなっている。また、容量素
子のもう一方の電極である容量電極（プレート電極）１
０は、フィールド絶縁膜２．第１層目のパッシベーショ
ン膜１１．第２層目のパッシベーション膜１２．第３層
目のパッシベーション膜１３．第４層目のパッシベーシ
ョン膜１４を介して半導体基板１の上に設けられている
。
このため、容量電極１０には、半導体基板１と異る電位
１例えば電源電位Ｖｃｃの１／２すなわち１／　２　Ｖ
　ｃ　ｃを印加することができる。半導体基板１には接
地電位Ｖ　ｓ　ｓ例えば０■あるいはこれより低い電位
を印加する。前記第１層目のパッシベーション膜１１は
例えば酸化シリコン膜からなり。
第２層目のパッシベーション膜１２．第３層目のパッシ
ベーション膜１３及び第４層目のパッシベーション膜１
４は、例えば酸化シリコン膜又はＰＳＧ膜からなってい
る。
前記ビット線６、ワード線８および容量電極１０のそれ
ぞれは１例えばｎ゛型多結晶シリコン膜の上にタングス
テンシリサイド膜を重ねた２層膜（ポリサイド膜）から
なっている。ビット線６とワード線８の間は、パッシベ
ーション膜１１とパッシベーション膜１２が絶縁してい
る。パッシベーション膜１１は、ビット線６の上のみに
設けられており、ビット線６とビット線６の間には設け
られていない。このビット線６とビット線６の間は、パ
ッシベーション膜１２が埋められている。ワード線８と
容ｎ電極１０の間は、パッシベーション膜１３とパッシ
ベーション膜１４とで絶縁されている。パッシベーショ
ン膜１３は、ワード線８の上のみに設けられており、ワ
ード線８とワード８８の間には設けられていない。ワー
ド線８とワード線８の間は、パッシベーション膜１４が
埋められている。１６は容量電極１０と図示していない
周辺回路のアルミニウム配線との間を絶縁する例えば酸
化シリコン膜、ＰＳＧ膜あるいは窒化シリコン膜等から
なる第５層目のパッシベーション膜である。１７は最上
層のパッシベーション膜であり、例えば酸化シリコン膜
や窒化シリコン膜からなっている。
次に、第７図は、前記ビット線６と、周辺回路を構成す
るＭＩＳＦＥＴとの接続の一例を示す断面図であり、領
域Ａは前記メモリセルの断面図、領域Ｂは周辺回路を構
成するＮチャネルＭＩＳＦＥＴの断面図である。
周辺回路を構成するＮチャネルＭ　Ｉ　Ｓ　ＦＥＴは、
第７図の領域Ｂに示したように、ソース、ドレインとな
る２つのｎ゛型半導体領域２０と、半導体基板１の表面
の薄い酸化シリコン膜からなるゲート絶縁膜２２と、前
記ワード線８と同層の多結晶シリコン膜とタングステン
シリサイド膜とで構成したゲート電極２１とからなって
いる。ビット線６は、前記２つのｎ゛型半導体領域２０
のうちの一方に接続している。他方のｎ４型半導体領域
２０にはアルミニウム配線２３が接続されている。
次に、前記メモリセルの製造方法を説明する。
第８図乃至第３０図は、第１図に示すダイナミックＲＡ
Ｍのメモリセルの製造工程を説明するための断面図であ
り、第５図又は第６図と同一部分の断面図である。
本実施例のメモリセルの製造方法は、まず第８図に示す
ように、ｐ−型単結晶シリコンからなる半導体基板１の
上にｎｌ型半導体領域１５をエピタキシャル成長させる
。次に、第９図に示すように、ｎ０型半導体領域１５の
表面を熱酸化して薄い酸化シリコン膜３１を形成し、こ
の上に例えばＣＶＤで窒化シリコン膜３２を形成し、さ
らにこの上に例えばＣＶＤで例えばリンシリケートガラ
ス（ＰＳＧ）膜３３を形成し、これらＰＳＧ膜３３．窒
化シリコン膜３２、酸化シリコン膜３１を図示していな
いレジスト膜を用いたエツチングでシリコン柱５のパタ
ーンにパターニングする。この後、前記レジスト膜を除
去した後　ｎｌ型半導体領域１５及び半導体基板１のＰ
ＳＧ膜３３．窒化シリコン膜３２．酸化シリコン膜３１
から露出している部分を例えば反応性イオンエツチング
（ＲＩＥ）でエツチングして、シリコン柱５を形成する
。シリコン柱５は、ｎ・型半導体領域１５とその下のｐ
−型半導体領域５Ａとからなっている。次に、シリコン
柱５の側面及び半導体基板１の表面を熱酸化して薄い酸
化シリコン膜３４（第１０図）を形成する。次に１例え
ばＣＶＤで。
ＰＳＧ膜３３．窒化シリコン膜３２．酸化シリコン膜３
１、シリコン柱５．半導体基板ｌを覆って窒化シリコン
膜３５（第１０図）を形成し、この後、第１０図に示す
ように、ＲＩＥで半導体基板１の表面の酸化シリコン膜
３４が露出するまで前記窒化シリコン膜３５をエッチす
る。このエツチングによってシリコン柱５の側部のみに
窒化シリコン膜３５を残すことができる。次に、半導体
基板１の表面部のシリコン柱５以外の部分にｐチャネル
ストッパ領域３を形成するためのＰ型不純物例えばボロ
ン（Ｂ）をイオン打込みで導入し、この後、第１１図に
示すように、窒化シリコン膜３２．３５を熱酸化のマス
クとして、それらから露出している半導体基板１の表面
を熱酸化してフィールド絶縁膜２を形成する。この後、
窒化シリコン膜３５．酸化シリコン膜３４．ＰＳＧ膜３
３．窒化シリコン膜３２．酸化シリコン膜３１のそれぞ
れを取り除いて、シリコン柱５の表面を露出させる０次
に、第１２図に示すように、シリコン柱５とフィールド
絶縁膜２の表面に、ビット線６を形成するための例えば
多結晶シリコン膜とタングステンシリサイド膜からなる
２層膜６Ａを例えばＣＶＤで形成する。この２層膜のう
ちの多結晶シリコン膜はｎ型不純物を含んだｎ１型多結
晶シリコン膜とする。次に、第１３図に示すように、バ
イアススパッタで、２層膜６Ａの上に酸化シリコン膜等
からなるパッシベーション膜１１をその上面が平担にな
るまで十分に厚く形成する０次に、第１４図に示すよう
に、パッシベーション膜１１を所定の膜厚までエッチバ
ックして、２層１１！ｉ６Ａのシリコン柱５を覆ってい
る部分の中間部より上の方を露出させる。次に、第１５
図（第５図と同一部分で、２層膜６Ａをバターニングし
てビット線６を形成する以前の断面図）に示すように、
前記２層膜６Ａの露出した部分を等方性のエツチングで
エッチしてシリコン柱５　（ｐ−型半導体領域５Ａとｎ
゛型半導体領域１５）を露出させる。次に、ビット線６
のパターンをしたレジスト膜３６をシリコン柱５，２層
膜６Ａ、パッシベーション膜１１の上に形成し、まずパ
ッシベーション膜１１のレジスト膜３６から露出した部
分を例えばＲＩＥでエッチしてその下の２層膜６Ａｔｉ
−露出させた後、その２層膜６Ａの露出した部分を例え
ばＲＩＥでエッチすることによりパターニングして、第
１６図（第５図と同一部分）及び第１７図（第６図と同
一部分）に示すように、ビット線６を形成する。ビット
線６を形成した後に、レジスト膜３６を除去する。
次に、第１８図に示すように、ビット線６の多結晶シリ
コン膜中のｎ型不純物例えばＡｓを熱処理によってシリ
コン柱５の中に拡散させて、ｎ０型半導体領域４を形成
する。次に、例えばバイアススパッタ法で酸化シリコン
膜又はＰＳＧ膜をその上面が平担になるまで厚く堆積し
た後、ｎ゛型半導体領域４の上端が現れるまでエッチバ
ックして。
第１９図（第５図と同一部分）及び第２０図（第６図と
同一部分）に示したようにパッシベーションＩｆＡ１２
を形成する。このパッシベーション膜１２はビット線６
とビット線６の間を埋めてなおかつ上面が平担になって
いる。次に、第２１図（第５図と同一部分）及び第２２
図（第６図と同一部分）に示すように、シリコン柱５の
ビット線６．パッシベーション膜１１．１２のそれぞれ
から露出している表面を熱酸化してゲート絶縁Ｗ４７を
形成する。
次に、パッシベーション膜１２及びゲート絶縁膜７の表
面に、ワード線８を形成するための例えば多結晶シリコ
ン膜とタングステンシリサイド膜からなる２層膜８Ａを
例えばＣＶＤで形成する０次に、例えばバイアススパッ
タ法で酸化シリコン膜又はＰＳＧ膜をその上面が平担に
なるまで厚く形成した後、第洛３図に示したように、ｎ
・型半導体領域１５の下端部までエッチバックしてパッ
シベーション膜１３を形成する。２層膜８Ａの中間部よ
り上の部分はパッシベーション膜１３から露出する。次
に。
第２４図に示すように、２層膜８Ａのパッシベーション
膜１３から露出している部分を等方性エツチングでエッ
チする。次に、ワード線８を形成するためのレジスト膜
３７（第２５図及び第２６図）を形成した後、まずパッ
シベーション膜１３のレジスト膜３７から露出している
部分を例えばＲＩ　Ｅでエッチした後、２層膜８Ａの露
出した部分をエッチして、第２５図（第５図と同一部分
）及び第２６図（第６図と同一部分）に示すように、ワ
ード線８を形成する。この後、レジスト膜３７を除去す
る。
次に、バイアススパッタ法で例えば酸化シリコン膜又は
ＰＳＧ膜をその上面が平担になるまで厚く形成した後、
第２７図（第５図と同一部分）及び第２８図（第６図と
同一部分）に示したように、所定の膜厚までエッチバッ
クしてパッシベーション膜１４を形成する。このパッシ
ベーション膜１４は、ワード線８とワード線８の間を埋
めてなおかつ上面が平担になっている。ｎ゛型半導体領
域１５の側面の部分のゲート絶縁膜７が露出する。なお
　ｎ＋型半導体領域１５の上面の上に形成されていたゲ
ート絶縁膜７は、パッシベーション膜１４を形成するた
めの前記エッチバック時にエッチされている。次に、ゲ
ート絶縁膜７の露出していた部分を等方性エツチングで
エッチしてｎ°型半導体領域１５の表面を露出させた後
、第２９図に示すように、熱酸化によってｎ・型半導体
領域１５の表面に酸化シリコン膜からなる誘電体膜９を
形成する。次に、第３０図に示すように１例えばＣＶＤ
で多結晶シリコン膜とタングステンシリサイド膜との２
層膜からなる容ｔｈ１電極（プレート電極）１０を形成
する。この後、第５図及び第６図に示したパッシベーシ
ョン膜１６、第７図に示したアルミニウム配線２３、第
５図及び第６図のパッシベーション膜１７を順次形成す
る。
なお、前記シリコン柱５は、第３１図及び第３２図に示
したように、多結晶シリコン膜を熱処理して単結晶化す
ることにより形成することもできる。
第３１図及び第３２図は、前記メモリセルの製造方法の
中で説明したシリコン柱５の形成方法と異るシリコン柱
５の形成方法を説明するためのメモリセル部分の断面図
である。
シリコン柱５の前記具る形成方法は、まず第３１図に示
すように、フィールド絶縁膜２及び半導体基板１のフィ
ールド絶縁膜２から露出している部分を覆って例えばＣ
ＶＤで多結晶シリコン膜５０を形成する。次に、多結晶
シリコン膜５０の上にシリコン柱５を形成するための図
示していないレジスト膜を形成した後、前記多結晶シリ
コン膜５０の前記レジスト膜から露出した部分をＲＩＥ
でエッチして、第３２図に示すように、シリコン柱５を
形成する。エツチングした後、レジスト膜を除去する。
この段階ではシリコン柱５は、単結晶化されておらず、
多結晶のままである。この後、所定の温度で加熱して、
多結晶シリコン膜からなっていたシリコン柱５を単結晶
化する。
以上、説明したように、本発明のメモリセルによれば、
半導体基板１と同一導電型のシリコン柱５を前記半導体
基板１の主面に起立させて設け。
ビット線６を前記半導体基板１の主面と平行な方向に延
在させて前記シリコン柱５の下の部分の側面に接続させ
、前記シリコン柱５の前記ビット線６が接続している部
分に前記シリコン柱５と反対導電型の第１半導体領域４
を設け、前記シリコン柱５の上部に該シリコン柱５と反
対導電型の第２半導体領域１５を設け、前記シリコン柱
５の中間部の側面にゲート絶縁膜７を設け、該ゲート絶
縁膜７の周囲に前記半導体基板ｌの土面と平行な方向に
延在するワード線８を設けてメモリセルのトランスファ
ＭＩＳＦＥＴを構成し、前記第２半導体領域１５の周囲
に誘電体膜９を介して容量電極１０を設けて前記メモリ
セルの容量素子を構成したことにより、容量素子の容量
電極（プレート）１０が半導体基板１から分離されて半
導体基板１の上にあるので、容量素子の基準電位として
１　／　２　Ｖ　ｃ　ｃを採用することができ、これか
ら誘電体膜９の、；す膜化を図ることができる。
また、前記容＃、電極（プレート）１０が半導体基板１
の上に設けた導電体からなっていることがら情報の書込
み時に空乏化することがないので、容量素子の容量値を
高くすることができる。
また、容量素子の一方の電極であるｎ゛型半導体領域１
５のｐ−型半導体領域５Ａと接している部分が非常に小
さいので、情報となる電荷のｐ−型半導体領域ＳＡ中へ
のリークが少なく、情報の保持時間を長くすることがで
きる。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、容量素子の容量型ｆｉ（プレート）が半導体
基板から分離されて半導体基板の上にあるので、容量素
子の基準電位として１　／　２　Ｖ　ｃ　ｃを採用する
ことができ、これから誘電体膜の薄膜化を図ることがで
きる。
前記容量電極（プレート）が導電体からなっていること
から情報の書き込み時に空乏化することがないので、容
量値を高くすることができる。
【図面の簡単な説明】
第１図は、本発明の一実施例のダイナミックＲＡＭのメ
モリセルの斜視図。 第２図は、第１図に示したメモリセルの４ビツトの平面
図、 第３図は、第２図のメモリセルのトランスファＭＩＳＦ
ＥＴの部分を半導体基板の主面と平行な方向に切ったと
きの平面図。 第４図は、第２図のメモリセルのビット線が接続されて
いる部分を半導体基板の主面と平行な方向に切ったとき
の平面図。 第５図は、第２図に示したメモリセルを■−■切断線で
切ったときの断面図。 第６図は、第２図に示したメモリセルをＶＩ−ＶＩ切断
線で切ったときの断面図、 第７図は、第１１図に示すビット、１６と周辺回路との
接続の一例を示した断面図。 第８図乃至第３０図は、第１図に示すダイナミックＲＡ
Ｍのメモリセルの製造方法を説明するための断面図であ
り、第５図又は第６図と同一部分の断面図である。 第３１図及び第３２図は、メモリセルの製造方法の中で
説明されるシリコン柱５の形成方法と異る形成方法でシ
リコン柱５を形成する方法を説明するためのメモリセル
部分の断面図である。 図中、４・・・ｎ゛型半導体領域、５・・・シリコン柱
、６・・・ビット線、７・・・ゲート絶縁膜、８由ワー
ド線。 ９・・・誘電体膜、１０・・・容量電極、１１．１２．
１３．１４・・・パッシベーション膜、１５・・・ｎ９
型半導体領域である。

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板と同一導電型のシリコン柱を前記半導体
    基板の主面に起立させて設け、ビット線を前記半導体基
    板の主面と平行な方向に延在させて前記シリコン柱の下
    部の側面に接続させ、前記シリコン柱の前記ビット線が
    接続している部分に前記シリコン柱と反対導電型の第１
    半導体領域を設け、前記シリコン柱の上部に該シリコン
    柱と反対導電型の第２半導体領域を設け、前記シリコン
    柱の前記第１半導体領域から第２半導体領域までの間の
    中間部の側面にゲート絶縁膜を設け、該ゲート絶縁膜の
    周囲に前記半導体基板の主面と平行な方向に延在するワ
    ード線を設けてメモリセルのトランスファＭＩＳＦＥＴ
    を構成し、前記第２半導体領域の周囲に誘電体膜を介し
    て容量電極を設けて前記メモリセルの容量素子を構成し
    たことを特徴とする半導体記憶装置。 ２、前記半導体基板の表面の前記シリコン柱以外の部分
    にはフィールド絶縁膜が設けられ、このフィールド絶縁
    膜で前記半導体基板とビット線の間を絶縁し、また前記
    ビット線とワード線の間およびワード線と前記容量電極
    の間をそれぞれパッシベーシヨン膜で絶縁していること
    を特徴とする特許請求の範囲第１項に記載の半導体記憶
    装置。
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