JPH023274A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH023274A JPH023274A JP63150568A JP15056888A JPH023274A JP H023274 A JPH023274 A JP H023274A JP 63150568 A JP63150568 A JP 63150568A JP 15056888 A JP15056888 A JP 15056888A JP H023274 A JPH023274 A JP H023274A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ〉産業上の利用分野
本発明は、埋込み積層型キャパシタを有するＤＲＡＭセ
ルの製造方法、特にビット線配線用開口部形成時の段差
を少なくするためキャパシタのストレージノードとビッ
ト線コンタクトとをポリシリコンを用いて同時に形成す
る製造方法に関する。
ルの製造方法、特にビット線配線用開口部形成時の段差
を少なくするためキャパシタのストレージノードとビッ
ト線コンタクトとをポリシリコンを用いて同時に形成す
る製造方法に関する。
ＤＲＡＭセルにおいては、キャパシタの構造としてスタ
ック型、トレンチ型が主要なものである。しかしスタッ
ク型はα線に強い、リーク電流が少ないという長所があ
るが面積効率が悪いという短所をもつ。又トレンチ型は
スタック型と逆の長所・短所をもつ。
ック型、トレンチ型が主要なものである。しかしスタッ
ク型はα線に強い、リーク電流が少ないという長所があ
るが面積効率が悪いという短所をもつ。又トレンチ型は
スタック型と逆の長所・短所をもつ。
そこで上記スタック型とトレンチ型との長所のみを生か
すため埋込み積層型キャパシタが発明された。
すため埋込み積層型キャパシタが発明された。
（ロ）従来の技術
第２図は従来の埋込み積層型キャパシタを有するＤＲＡ
Ｍセルの断面図である。
Ｍセルの断面図である。
図において、（１０１）はＰ形半導体基板、（１０２）
はフィールドＳｉＯ２膜、（１０３）はゲートＳｉＯ２
膜、（１０４）はポリシリコンゲート電極、（１０５）
はＳｉｎ、のサイドウオールスペーサ、（１０６）は絶
縁用５ｉ０ｚ膜、（１１２）は埋込み積層型キャパシタ
部分のサイドウオールＳｉＯ□膜、（１３４）はポリシ
リコンのストレージノード、（１１７）はキャパシタ絶
縁膜用の三層のＳｉＯｔ ／ ＳｉＮ膜 Ｓ ｉＯ□膜
、（１３８）はポリシリコンのセルプレート、 （１１
６）はＮ″″形Ｓ／Ｄ領域、（１１９）は層間ＢＰＳＧ
膜、（１２１）は層間ＢＰＳＧ膜に開けたビット線配線
用開口部、（１２０）はポリサイドビット線配線用電極
である。
はフィールドＳｉＯ２膜、（１０３）はゲートＳｉＯ２
膜、（１０４）はポリシリコンゲート電極、（１０５）
はＳｉｎ、のサイドウオールスペーサ、（１０６）は絶
縁用５ｉ０ｚ膜、（１１２）は埋込み積層型キャパシタ
部分のサイドウオールＳｉＯ□膜、（１３４）はポリシ
リコンのストレージノード、（１１７）はキャパシタ絶
縁膜用の三層のＳｉＯｔ ／ ＳｉＮ膜 Ｓ ｉＯ□膜
、（１３８）はポリシリコンのセルプレート、 （１１
６）はＮ″″形Ｓ／Ｄ領域、（１１９）は層間ＢＰＳＧ
膜、（１２１）は層間ＢＰＳＧ膜に開けたビット線配線
用開口部、（１２０）はポリサイドビット線配線用電極
である。
そしてビット線配線用開口部（１２１）は、比較的厚い
層間ＢＰＳＧ膜に開けられ、ポリサイドビット線配線用
電極とＳ／Ｄ領域とを直接コンタクトしていた。
層間ＢＰＳＧ膜に開けられ、ポリサイドビット線配線用
電極とＳ／Ｄ領域とを直接コンタクトしていた。
なお先行技術としては特開昭６１−３６９６５号公報（
ＨＯＩＬ ２７／１０）等がある。
ＨＯＩＬ ２７／１０）等がある。
（ハ）発明が解決しようとする課題
しかし上述の従来方法によると、第２図に示すように層
間ＢＰＳＧ膜（１１９）は比較的厚くつける必要があり
、ビット線配線用開口部（１２１）は相当の段差を持ち
ポリサイドビット線配線用電極（１２０）をＳ／Ｄ領域
（１１６）とコンタクトさせるのにステップカバレージ
の問題が生じ、ポリサイドビット線配線用電極（１２０
）を相当厚くつける必要があり、歩留り・スルーブツト
の低下をきたしている。またビット線配線用開口部（１
２１）とポリシリコンゲート電極（１０４）との短絡を
防止するため、両者間のスペースマージンを十分に取る
必要があり、集積度向上の障害もあった。
間ＢＰＳＧ膜（１１９）は比較的厚くつける必要があり
、ビット線配線用開口部（１２１）は相当の段差を持ち
ポリサイドビット線配線用電極（１２０）をＳ／Ｄ領域
（１１６）とコンタクトさせるのにステップカバレージ
の問題が生じ、ポリサイドビット線配線用電極（１２０
）を相当厚くつける必要があり、歩留り・スルーブツト
の低下をきたしている。またビット線配線用開口部（１
２１）とポリシリコンゲート電極（１０４）との短絡を
防止するため、両者間のスペースマージンを十分に取る
必要があり、集積度向上の障害もあった。
そこで本発明は、上記欠点を補うためキャパシタのスト
レージノード（１３４）をポリシリコンで形成する際、
同時にポリシリコンビット線フンタクトパッドを形成し
て、ステップカバレージの問題を改良し、ポリサイドビ
ット線配線用電極を比較的薄くつけることを可能にして
、歩留り・スルーブツトの向上を図ることを目的とする
ものである。
レージノード（１３４）をポリシリコンで形成する際、
同時にポリシリコンビット線フンタクトパッドを形成し
て、ステップカバレージの問題を改良し、ポリサイドビ
ット線配線用電極を比較的薄くつけることを可能にして
、歩留り・スルーブツトの向上を図ることを目的とする
ものである。
り二）課題を解決するための手段
上記問題点は、埋込み積層型キャパシタを有するＤＲＡ
Ｍセルの製造工程において、−導電形半導体基板上に素
子分離用のフィールドＳｉＯ２膜とサイドウオールスペ
ーサを有するゲートとを形成する工程と、該フィールド
Ｓｉ島膜と該ゲートとが形成された該半導体基板上に第
１のＳｉＯ２膜とＳｉＮ膜と第２のＳｉＯ２膜とを順次
堆積する工程と、前記フィールドＳｉＯ２膜と前記ゲー
トとの間の適当な位置に積層型キャパシタを埋込むトレ
ンチを形成する工程と、前記第２のＳｉ０ｇ膜を除去す
る工程と、表面に現われた前記ＳｉＮ膜をマスクにして
、前記トレンチ内壁にサイドウォールＳｉＯ２膜を形成
する工程と、前記ＳｉＮ膜と前記第１のＳｉＯ２膜とを
除去する工程と、前記ゲートと前記フィールドＳｉＯ２
膜と前記トレンチとが形成されている半導体基板全面に
第１のポリシリコン膜を堆積する工程と、リンを該第１
のポリシリコン膜に導入する工程と、該第１のポリシリ
コン膜を介してＡｓイオンを前記半導体基板に選択的に
導入してＳ／Ｄ領域を形成する工程と、前記第１のポリ
シリコン膜をパターニングして一部がＳ／Ｄ領域と接し
たストレージノードと一部が他のＳ／Ｄ領域と接したポ
リシリコンビット線コンタクトパッドとを同時に形成す
る工程と、全面にキャパシタ絶縁膜を堆積する工程と、
該キャパシタ絶縁膜上にセルプートとなる第２のポリシ
リコン膜を堆積する工程と、該第２のポリシリコン膜に
Ｎ形不純物を導入する工程と、該第２のポリシリコン膜
をパターニンクシテセルプレートを形成する工程と、眉
間絶縁膜を被着して、前記ポリシリコンビット線コンタ
クトパッド上部の前記キャパシタ絶縁膜が現われるよう
に、該層間絶縁膜にビット線配線用開口部を形成する工
程と、該ビット線配線用開口部に現われた該キャパシタ
絶縁膜をエツチングして該ポリジノフンビット線コンタ
クトパッドを露出させる工程とを含むことを特徴とする
半導体装置の製造方法によって解決される。
Ｍセルの製造工程において、−導電形半導体基板上に素
子分離用のフィールドＳｉＯ２膜とサイドウオールスペ
ーサを有するゲートとを形成する工程と、該フィールド
Ｓｉ島膜と該ゲートとが形成された該半導体基板上に第
１のＳｉＯ２膜とＳｉＮ膜と第２のＳｉＯ２膜とを順次
堆積する工程と、前記フィールドＳｉＯ２膜と前記ゲー
トとの間の適当な位置に積層型キャパシタを埋込むトレ
ンチを形成する工程と、前記第２のＳｉ０ｇ膜を除去す
る工程と、表面に現われた前記ＳｉＮ膜をマスクにして
、前記トレンチ内壁にサイドウォールＳｉＯ２膜を形成
する工程と、前記ＳｉＮ膜と前記第１のＳｉＯ２膜とを
除去する工程と、前記ゲートと前記フィールドＳｉＯ２
膜と前記トレンチとが形成されている半導体基板全面に
第１のポリシリコン膜を堆積する工程と、リンを該第１
のポリシリコン膜に導入する工程と、該第１のポリシリ
コン膜を介してＡｓイオンを前記半導体基板に選択的に
導入してＳ／Ｄ領域を形成する工程と、前記第１のポリ
シリコン膜をパターニングして一部がＳ／Ｄ領域と接し
たストレージノードと一部が他のＳ／Ｄ領域と接したポ
リシリコンビット線コンタクトパッドとを同時に形成す
る工程と、全面にキャパシタ絶縁膜を堆積する工程と、
該キャパシタ絶縁膜上にセルプートとなる第２のポリシ
リコン膜を堆積する工程と、該第２のポリシリコン膜に
Ｎ形不純物を導入する工程と、該第２のポリシリコン膜
をパターニンクシテセルプレートを形成する工程と、眉
間絶縁膜を被着して、前記ポリシリコンビット線コンタ
クトパッド上部の前記キャパシタ絶縁膜が現われるよう
に、該層間絶縁膜にビット線配線用開口部を形成する工
程と、該ビット線配線用開口部に現われた該キャパシタ
絶縁膜をエツチングして該ポリジノフンビット線コンタ
クトパッドを露出させる工程とを含むことを特徴とする
半導体装置の製造方法によって解決される。
（＊）作用
即ち、本発明はキャパシタのストレージノードをポリシ
リコンで形成する際、同時にポリシリコンビット線コン
タクトパッドを形成することにより工程を増やすことな
くステップカバレージの問題を改善し、ポリサイドビッ
ト線配線用電極を比較的薄くつけることを可能にして、
歩留り・スルーブツトの向上を図ることができる。
リコンで形成する際、同時にポリシリコンビット線コン
タクトパッドを形成することにより工程を増やすことな
くステップカバレージの問題を改善し、ポリサイドビッ
ト線配線用電極を比較的薄くつけることを可能にして、
歩留り・スルーブツトの向上を図ることができる。
（へ）実施例
以下、本発明を図示の一実施例により具体的に説明する
。
。
第１図（ａ）〜（ｆ）は本発明の実施例のＤＲＡＭセル
の製造工程説明図である。
の製造工程説明図である。
同図（ａ）において、（１）は例えばＳｉのＰ形半導体
基板で、この表面にＬＯＧＯ８技術などを用いたフィー
ルドＳｉＯ２膜（２）と、サイドウオールを有するゲー
トとを形成する。図のゲートはゲートＳｉＯ２膜（３）
、Ｎ“形ポリシリコンゲート電極（４）、５ｉＯｔのサ
イドウオールスペーサ（５）、絶縁用ＳｉＯ２膜（６）
で構成されている。
基板で、この表面にＬＯＧＯ８技術などを用いたフィー
ルドＳｉＯ２膜（２）と、サイドウオールを有するゲー
トとを形成する。図のゲートはゲートＳｉＯ２膜（３）
、Ｎ“形ポリシリコンゲート電極（４）、５ｉＯｔのサ
イドウオールスペーサ（５）、絶縁用ＳｉＯ２膜（６）
で構成されている。
次に同図（ｂ）に示す様に、図（ａ）のように形成され
た半導体基板に厚さが２００人の第１のＳｉＯ２膜（７
）と厚さがＳＯＯ人のＳｉＮ膜（８）と厚さが６０００
人の第２の５１０を膜（９）とを順次堆積し、更にトレ
ンチエッチのパターニングのため厚さ１μのレジスト膜
（１０）を塗布する。そしてトレンチ形成部分にトレン
チエッチ用開口部（１１）を開ける。
た半導体基板に厚さが２００人の第１のＳｉＯ２膜（７
）と厚さがＳＯＯ人のＳｉＮ膜（８）と厚さが６０００
人の第２の５１０を膜（９）とを順次堆積し、更にトレ
ンチエッチのパターニングのため厚さ１μのレジスト膜
（１０）を塗布する。そしてトレンチ形成部分にトレン
チエッチ用開口部（１１）を開ける。
次に同図（Ｃ）に示す様に、例えば５ｉｃｌ、ガスを用
いてトレンチエッチ用開口部より異方性エッチにより、
Ｐ形半導体基板（１）にトレンチ（１３）を形成する。
いてトレンチエッチ用開口部より異方性エッチにより、
Ｐ形半導体基板（１）にトレンチ（１３）を形成する。
しかる後レジスト膜（１０）と第２の５ｉ０ｘ膜（９）
を除去し、ＳｉＮ膜（８）をマスクにしてトレンチ内壁
に厚さ２０００人のサイドウオールＳｉＯ２膜（１２）
を形成する。
を除去し、ＳｉＮ膜（８）をマスクにしてトレンチ内壁
に厚さ２０００人のサイドウオールＳｉＯ２膜（１２）
を形成する。
次に同図（ｄ）に示す様に、全面に本発明の主要な構成
部分であるポリシリコンビット線フタクトパッドとスト
レージノードとを形成する為の第１のポリシリコン膜（
１４）を堆積する。後のＳ／Ｄ領域となる部分において
この第１ポリシリコン膜（１４）はＰ形半導体基板（１
）と直接接している。そしてこめ第１のポリシリコン膜
（１４）を低抵抗にする為又場今によってはＤＤＤ構造
の低濃度Ｓ／Ｄ領域（１５）を形成する為、例えばＰｏ
Ｃ１５を用いたガス拡散によりリンを第１のポリシリコ
ン膜に導入する。
部分であるポリシリコンビット線フタクトパッドとスト
レージノードとを形成する為の第１のポリシリコン膜（
１４）を堆積する。後のＳ／Ｄ領域となる部分において
この第１ポリシリコン膜（１４）はＰ形半導体基板（１
）と直接接している。そしてこめ第１のポリシリコン膜
（１４）を低抵抗にする為又場今によってはＤＤＤ構造
の低濃度Ｓ／Ｄ領域（１５）を形成する為、例えばＰｏ
Ｃ１５を用いたガス拡散によりリンを第１のポリシリコ
ン膜に導入する。
しかる後、高濃度Ｓ／Ｄ領域（１６）を形成する為、Ａ
ｓイオンなどのＮ形不純物を、Ｉ、Ｉ、にてＰ形半導体
基板（１）に第１ポリシリコン膜を介して選択的に導入
する。
ｓイオンなどのＮ形不純物を、Ｉ、Ｉ、にてＰ形半導体
基板（１）に第１ポリシリコン膜を介して選択的に導入
する。
次に同図（ｅ）に示す様に、第１のポリシリコン膜（図
（ｄ）の（１４））をパターニングして、ＲＩＥその他
のエツチング技術によりストレージノード（３４）とポ
リシリコンビット線コンタクトパッド（４４）とを同時
に形成する。しかる後ストレージノード上でキャパシタ
絶縁膜を形成する為、３層のＳｉか／ ＳｚＮ／ ５ｉ
ｙｘ膜（１７）を付着する。
（ｄ）の（１４））をパターニングして、ＲＩＥその他
のエツチング技術によりストレージノード（３４）とポ
リシリコンビット線コンタクトパッド（４４）とを同時
に形成する。しかる後ストレージノード上でキャパシタ
絶縁膜を形成する為、３層のＳｉか／ ＳｚＮ／ ５ｉ
ｙｘ膜（１７）を付着する。
更にこの３層のｓｔｏ、、’ ＳｉＮ膜 ＳｉＯ２膜（
１７）上にセルプレート形成の為の第２のポリシリコン
膜（１８）を堆積し、Ｐｏｃｌ、のガス拡散によりリン
をこの第２のポリシリコン膜（１８）に導入しＮ形像抵
抗化する。
１７）上にセルプレート形成の為の第２のポリシリコン
膜（１８）を堆積し、Ｐｏｃｌ、のガス拡散によりリン
をこの第２のポリシリコン膜（１８）に導入しＮ形像抵
抗化する。
次に同図（ｆ）に示す様に、第２のポリシリコン膜（図
（ｅ）の（１８） ）をパターニングしてセルプレート
（３８）を形成し、埋込み積層形のキャパシタが完成す
る。この後、セルプレート（３８）と後に形成するポリ
サイドビット線配線電極（２０）との絶縁の為、層間Ｂ
ＰＳＧ膜（１９）を堆積しポリシリコンビット線コンタ
クトパッド（図（ｅ）の（４４） ）上でビット線配線
用開口部（２１）を開けて更にエツチングによりこの開
口部（２１）のｓｉｏ、、’ ＳｉＮ膜 ５ｉ０１膜を
除去する。しかる後ｗｓｉｚ／ポリＳｉよりなるポリサ
イドビット線配線電極り２０）を形成し、開口部（２１
）でポリシリコンビット線コンタクトパッドとコンタク
トする。
（ｅ）の（１８） ）をパターニングしてセルプレート
（３８）を形成し、埋込み積層形のキャパシタが完成す
る。この後、セルプレート（３８）と後に形成するポリ
サイドビット線配線電極（２０）との絶縁の為、層間Ｂ
ＰＳＧ膜（１９）を堆積しポリシリコンビット線コンタ
クトパッド（図（ｅ）の（４４） ）上でビット線配線
用開口部（２１）を開けて更にエツチングによりこの開
口部（２１）のｓｉｏ、、’ ＳｉＮ膜 ５ｉ０１膜を
除去する。しかる後ｗｓｉｚ／ポリＳｉよりなるポリサ
イドビット線配線電極り２０）を形成し、開口部（２１
）でポリシリコンビット線コンタクトパッドとコンタク
トする。
なお本発明をＣＭＯＳ構造に適用する場合は、第１図（
Ｃ）においてレジスト層を用いて選択的にＰチャンネル
ＭＯＳトランジスタの領域を被覆してＮチャンネルＭＯ
Ｓトランジスタを形成すると良い。
Ｃ）においてレジスト層を用いて選択的にＰチャンネル
ＭＯＳトランジスタの領域を被覆してＮチャンネルＭＯ
Ｓトランジスタを形成すると良い。
（ト）発明の効果
以上のように本発明によれば、ビット線の配線電極とト
ランジスタのＳ／Ｄ領域とをコンタクトするのに、キャ
パシタのストレージノード形成時に同時に形成するポリ
シリコンビット線コンタクトパッドによって、眉間ＢＰ
ＳＧ膜およびポリサイドビット線配線電極を厚くするこ
となくステップカバレージのよいものができる。
ランジスタのＳ／Ｄ領域とをコンタクトするのに、キャ
パシタのストレージノード形成時に同時に形成するポリ
シリコンビット線コンタクトパッドによって、眉間ＢＰ
ＳＧ膜およびポリサイドビット線配線電極を厚くするこ
となくステップカバレージのよいものができる。
従って工程を増やすことなく歩留り・スルーブツトの向
上が図れる。
上が図れる。
またポリサイドビット線配線電極（２ｏ）はポリジノコ
ンビット線コンタクトパッド（４４）とコンタクトする
ので、フンタクト孔のスペースマージンは不要となり、
集積度の向上に寄与する。
ンビット線コンタクトパッド（４４）とコンタクトする
ので、フンタクト孔のスペースマージンは不要となり、
集積度の向上に寄与する。
第１図（ａ）〜（ｆ）は本発明の実施例のＤＲＡＭセル
の製造工程説明図、第２図は従来例の埋込み積層型キャ
パシタを有するＤＲＡＭセルの断面図である。 図において（１） 、 （１０１）・・・Ｐ形半導体基
板、（２） 、 （１０２）・・・フィールドＳｉＯ２
膜、 （３） 、 （１０３）・・・ゲート５ｉＯｔ膜
、 （４） 、 （１０４）・・・ポリシリコンゲート
電極、 （５） 、 （１０５）・・・サイドウオー
ルスペーサ、 （６） 、 （１０６）・・・絶縁用Ｓ
ｉＯ２膜、 （７） 、 （９）・・・第１．第２のＳ
ｉＯ２膜、 （８）・・・ＳｉＮ膜、 （１０）・・・
レジスト膜、（１１）・・・トレンチエッチ用開口部、
（１２） 、 （１１２）・・・サイドウオールＳｉＯ
２膜、 （１３）・・・トレンチ、 ＜１４） 、
＜１８）・・・第１．第２のポリシリコン膜、 （１５
） 、 （１６）・・・低濃度、高濃度Ｓ／Ｄ領域、
（１１６）・・・Ｓ／Ｄ領域、（１７） 、 （１１７
）・・・５ｉＯｔ／ＳｉＮ／ＳｉＯ＊膜、 （１９）（
１１９）・・・層間ＢＰＳＧ膜、 （２０） 、 （１
２０）・・・ポリサイドビット線配線用電極、（２１）
、 （１２１）・・・ビット線配線用開口部、 （３
４）・・・ストレージノード、（３８）・・・セルプレ
ート、（４４）・・・ポリシリコンビット線コンタクト
パッド。
の製造工程説明図、第２図は従来例の埋込み積層型キャ
パシタを有するＤＲＡＭセルの断面図である。 図において（１） 、 （１０１）・・・Ｐ形半導体基
板、（２） 、 （１０２）・・・フィールドＳｉＯ２
膜、 （３） 、 （１０３）・・・ゲート５ｉＯｔ膜
、 （４） 、 （１０４）・・・ポリシリコンゲート
電極、 （５） 、 （１０５）・・・サイドウオー
ルスペーサ、 （６） 、 （１０６）・・・絶縁用Ｓ
ｉＯ２膜、 （７） 、 （９）・・・第１．第２のＳ
ｉＯ２膜、 （８）・・・ＳｉＮ膜、 （１０）・・・
レジスト膜、（１１）・・・トレンチエッチ用開口部、
（１２） 、 （１１２）・・・サイドウオールＳｉＯ
２膜、 （１３）・・・トレンチ、 ＜１４） 、
＜１８）・・・第１．第２のポリシリコン膜、 （１５
） 、 （１６）・・・低濃度、高濃度Ｓ／Ｄ領域、
（１１６）・・・Ｓ／Ｄ領域、（１７） 、 （１１７
）・・・５ｉＯｔ／ＳｉＮ／ＳｉＯ＊膜、 （１９）（
１１９）・・・層間ＢＰＳＧ膜、 （２０） 、 （１
２０）・・・ポリサイドビット線配線用電極、（２１）
、 （１２１）・・・ビット線配線用開口部、 （３
４）・・・ストレージノード、（３８）・・・セルプレ
ート、（４４）・・・ポリシリコンビット線コンタクト
パッド。
Claims (2)
- （１）埋込み積層型キャパシタを有するＤＲＡＭセルの
製造工程において、 一導電形半導体基板上に素子分離用のフィールドＳｉＯ
＿２膜とサイドウォールスペーサを有するゲートとを形
成する工程と、 該フィールドＳｉＯ＿２膜と該ゲートとが形成された該
半導体基板上に第１のＳｉＯ＿２膜とＳｉＮ膜と第２の
ＳｉＯ＿２膜とを順次堆積する工程と、 前記フィールドＳｉＯ＿２膜と前記ゲートとの間の適当
な位置に積層型キャパシタを埋込むトレンチを形成する
工程と、 前記第２のＳｉＯ＿２膜を除去する工程と、表面に現わ
れた前記ＳｉＮ膜をマスクにして前記トレンチ内壁にサ
イドウォールＳｉＯ＿２膜を形成する工程と、 前記ＳｉＮ膜と前記第１のＳｉＯ＿２膜とを除去する工
程と、 前記ゲートと前記フィールドＳｉＯ＿２膜と前記トレン
チとが形成されている半導体基板全面に第１のポリシリ
コン膜を堆積する工程と、 リンを該第１のポリシリコン膜に導入する工程と、 該第１のポリシリコン膜を介してＡｓイオンを前記半導
体基板に選択的に導入してＳ／Ｄ領域を形成する工程と
、 前記第１のポリシリコン膜をパターニングして一部がＳ
／Ｄ領域と接したストレージノードと一部が他のＳ／Ｄ
領域と接したポリシリコンビット線コンタクトパッドと
を同時に形成する工程と、全面にキャパシタ絶縁膜を付
着する工程と、該キャパシタ絶縁膜上にセルプートとな
る第２ポリシリコン膜を堆積する工程と、 該第２のポリシリコン膜にＮ形不純物を導入する工程と
、 該第２のポリシリコン膜をパターニングしてセルプレー
トを形成する工程と、 層間絶縁膜を被着して、前記ポリシリコンビット線コン
タクトパッド上部の前記キャパシタ絶縁膜が現われるよ
うに、該層間絶縁膜にビット線配線用開口部を形成する
工程と、 該ビット線配線用開口部に現われた該キャパシタ絶縁膜
をエッチングして該ポリシリコンビット線コンタクトパ
ッドを露出させる工程とを含むことを特徴とする半導体
装置の製造方法。 - （２）前記キャパシタ絶縁膜はＳｉＯ＿２／ＳｉＮ／Ｓ
ｉＯ＿２膜であることを特徴とする請求項１記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150568A JPH0666438B2 (ja) | 1988-06-17 | 1988-06-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150568A JPH0666438B2 (ja) | 1988-06-17 | 1988-06-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023274A true JPH023274A (ja) | 1990-01-08 |
| JPH0666438B2 JPH0666438B2 (ja) | 1994-08-24 |
Family
ID=15499732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63150568A Expired - Fee Related JPH0666438B2 (ja) | 1988-06-17 | 1988-06-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666438B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5046401A (en) * | 1989-08-10 | 1991-09-10 | Sanden Corporation | Wobble plate compressor with a rotation prevention mechanism |
| EP0503199A2 (en) * | 1991-03-13 | 1992-09-16 | Sharp Kabushiki Kaisha | Dynamic RAM and process for producing same |
| US5313183A (en) * | 1992-08-22 | 1994-05-17 | Shinko Electric Industries Co., Inc. | Gas-tube arrester |
| JP2006245177A (ja) * | 2005-03-02 | 2006-09-14 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
-
1988
- 1988-06-17 JP JP63150568A patent/JPH0666438B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5046401A (en) * | 1989-08-10 | 1991-09-10 | Sanden Corporation | Wobble plate compressor with a rotation prevention mechanism |
| EP0503199A2 (en) * | 1991-03-13 | 1992-09-16 | Sharp Kabushiki Kaisha | Dynamic RAM and process for producing same |
| US5606189A (en) * | 1991-03-13 | 1997-02-25 | Sharp Kabushiki Kaisha | Dynamic RAM trench capacitor device with contact strap |
| KR100251217B1 (ko) * | 1991-03-13 | 2000-04-15 | 마찌다 가쯔히꼬 | 동적 램과 그의 제조 공정 |
| US5313183A (en) * | 1992-08-22 | 1994-05-17 | Shinko Electric Industries Co., Inc. | Gas-tube arrester |
| JP2006245177A (ja) * | 2005-03-02 | 2006-09-14 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666438B2 (ja) | 1994-08-24 |
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