JP3230222B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭと称されてい
る半導体記憶装置及びその製造方法に関するものであ
る。
る半導体記憶装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】ＤＲＡＭでは、図１０に示す様に、メモ
リセルを構成するキャパシタ１１のプレート電極１２に
対する引き出し線１３とビット線１４とを同一層の導電
膜で形成する場合が多く、その場合は、メモリセルを構
成するトランジスタ１５に対するビット線１４用のコン
タクト孔１６とプレート電極１２に対する引き出し線１
３用のコンタクト孔１７とを同じ工程で同時に開孔する
のが通常である。
リセルを構成するキャパシタ１１のプレート電極１２に
対する引き出し線１３とビット線１４とを同一層の導電
膜で形成する場合が多く、その場合は、メモリセルを構
成するトランジスタ１５に対するビット線１４用のコン
タクト孔１６とプレート電極１２に対する引き出し線１
３用のコンタクト孔１７とを同じ工程で同時に開孔する
のが通常である。
【０００３】この様なＤＲＡＭを製造するためには、図
１１に示す様に、メモリセル部２１にトランジスタ１５
を形成し、このトランジスタ１５を層間絶縁膜２２で覆
う。そして、キャパシタ１１を形成し、このキャパシタ
１１のプレート電極１２をメモリセル部２１と周辺回路
部（図示せず）との接続部２３にまで延在させる。
１１に示す様に、メモリセル部２１にトランジスタ１５
を形成し、このトランジスタ１５を層間絶縁膜２２で覆
う。そして、キャパシタ１１を形成し、このキャパシタ
１１のプレート電極１２をメモリセル部２１と周辺回路
部（図示せず）との接続部２３にまで延在させる。
【０００４】そして更に、キャパシタ１１を層間絶縁膜
２４、２５、２６で覆い、層間絶縁膜２６上にレジスト
２７を塗布し、コンタクト孔１６、１７に対応する開口
３１、３２をレジスト２７にパターニングする。なお、
層間絶縁膜２５は平坦化用であり、層間絶縁膜２４は層
間絶縁膜２５をレジスト（図示せず）と共にエッチバッ
クする際の下地である。
２４、２５、２６で覆い、層間絶縁膜２６上にレジスト
２７を塗布し、コンタクト孔１６、１７に対応する開口
３１、３２をレジスト２７にパターニングする。なお、
層間絶縁膜２５は平坦化用であり、層間絶縁膜２４は層
間絶縁膜２５をレジスト（図示せず）と共にエッチバッ
クする際の下地である。
【０００５】その後、図１０に示した様に、レジスト２
７をマスクにして層間絶縁膜２６、２５、２４、２２を
ＲＩＥでエッチングして、コンタクト孔１６、１７を同
時に開孔し、レジスト２７を除去した後、引き出し線１
３とビット線１４とを同時にパターニングする。
７をマスクにして層間絶縁膜２６、２５、２４、２２を
ＲＩＥでエッチングして、コンタクト孔１６、１７を同
時に開孔し、レジスト２７を除去した後、引き出し線１
３とビット線１４とを同時にパターニングする。
【０００６】
【発明が解決しようとする課題】ところが、図１０から
も明らかな様に、コンタクト孔１６の位置における層間
絶縁膜２２、２４、２５、２６の膜厚と、コンタクト孔
１７の位置における層間絶縁膜２４、２６の膜厚との差
が大きい。このため、コンタクト孔１６、１７の開孔に
際して、浅いコンタクト孔１７の位置がオーバエッチン
グされ、プレート電極１２が突き抜けてしまうおそれが
あった。
も明らかな様に、コンタクト孔１６の位置における層間
絶縁膜２２、２４、２５、２６の膜厚と、コンタクト孔
１７の位置における層間絶縁膜２４、２６の膜厚との差
が大きい。このため、コンタクト孔１６、１７の開孔に
際して、浅いコンタクト孔１７の位置がオーバエッチン
グされ、プレート電極１２が突き抜けてしまうおそれが
あった。
【０００７】プレート電極１２が突き抜けると、このプ
レート電極１２と引き出し線１３とを十分にはコンタク
トさせることができない。従って、図１０、１１に示し
た一従来例のＤＲＡＭ及びその製造方法では、高い歩留
りではＤＲＡＭを製造することができなかった。
レート電極１２と引き出し線１３とを十分にはコンタク
トさせることができない。従って、図１０、１１に示し
た一従来例のＤＲＡＭ及びその製造方法では、高い歩留
りではＤＲＡＭを製造することができなかった。
【０００８】
【課題を解決するための手段】本発明による半導体記憶
装置の製造方法は、トランジスタ１５とキャパシタ１１
とでメモリセルを構成し、前記トランジスタ１５に対す
るビット線１４用の第１のコンタクト孔１６と前記キャ
パシタ１１のプレート電極１２に対する引き出し線１３
用の第２のコンタクト孔１７とを同時に開孔する半導体
記憶装置の製造方法において、前記第２のコンタクト孔
１７を開孔すべき位置の両側または周囲にワード線３
６、３７であって前記メモリセルを構成しないもの３７
を形成する工程と、前記トランジスタ１５に対する前記
キャパシタ１１、５２の記憶ノード電極４６、４７用の
第３のコンタクト孔４４、４５であって前記メモリセル
を構成しないもの４５を前記位置に形成する工程と、前
記記憶ノード電極４６、４７であって前記メモリセルを
構成しないもの４７を前記位置に形成する工程とを有す
ることを特徴としている。
装置の製造方法は、トランジスタ１５とキャパシタ１１
とでメモリセルを構成し、前記トランジスタ１５に対す
るビット線１４用の第１のコンタクト孔１６と前記キャ
パシタ１１のプレート電極１２に対する引き出し線１３
用の第２のコンタクト孔１７とを同時に開孔する半導体
記憶装置の製造方法において、前記第２のコンタクト孔
１７を開孔すべき位置の両側または周囲にワード線３
６、３７であって前記メモリセルを構成しないもの３７
を形成する工程と、前記トランジスタ１５に対する前記
キャパシタ１１、５２の記憶ノード電極４６、４７用の
第３のコンタクト孔４４、４５であって前記メモリセル
を構成しないもの４５を前記位置に形成する工程と、前
記記憶ノード電極４６、４７であって前記メモリセルを
構成しないもの４７を前記位置に形成する工程とを有す
ることを特徴としている。
【０００９】本発明による半導体記憶装置は、トランジ
スタ１５とキャパシタ１１とでメモリセルが構成されて
おり、前記トランジスタ１５に対するビット線１４用の
第１のコンタクト孔１６と前記キャパシタ１１のプレー
ト電極１２に対する引き出し線１３用の第２のコンタク
ト孔１７とが設けられている半導体記憶装置において、
前記第２のコンタクト孔１７の下方部の両側または周囲
に設けられているワード線３６、３７であって前記メモ
リセルを構成していないもの３７と、前記下方部に設け
られており前記トランジスタ１５に対する前記キャパシ
タ１１、５２の 記憶ノード電極４６、４７用の第３のコ
ンタクト孔４４、４５であって前記メモリセルを構成し
ていないもの４５と、前記下方部に設けられている前記
記憶ノード電極４６、４７であって前記メモリセルを構
成していないもの４７とを有することを特徴としてい
る。
スタ１５とキャパシタ１１とでメモリセルが構成されて
おり、前記トランジスタ１５に対するビット線１４用の
第１のコンタクト孔１６と前記キャパシタ１１のプレー
ト電極１２に対する引き出し線１３用の第２のコンタク
ト孔１７とが設けられている半導体記憶装置において、
前記第２のコンタクト孔１７の下方部の両側または周囲
に設けられているワード線３６、３７であって前記メモ
リセルを構成していないもの３７と、前記下方部に設け
られており前記トランジスタ１５に対する前記キャパシ
タ１１、５２の 記憶ノード電極４６、４７用の第３のコ
ンタクト孔４４、４５であって前記メモリセルを構成し
ていないもの４５と、前記下方部に設けられている前記
記憶ノード電極４６、４７であって前記メモリセルを構
成していないもの４７とを有することを特徴としてい
る。
【００１０】
【作用】本発明による半導体記憶装置の製造方法では、
各々がダミーであるワード線３７と記憶ノード電極４７
と記憶ノード電極４７用の第３のコンタクト孔４５との
総てによって、プレート電極１２に対する引き出し線１
３用の第２のコンタクト孔１７を開孔すべき位置に、凹
状の段差が予め形成される。
各々がダミーであるワード線３７と記憶ノード電極４７
と記憶ノード電極４７用の第３のコンタクト孔４５との
総てによって、プレート電極１２に対する引き出し線１
３用の第２のコンタクト孔１７を開孔すべき位置に、凹
状の段差が予め形成される。
【００１１】そして、この段差のために、第２のコンタ
クト孔１７を開孔すべき位置における層間絶縁膜２４、
２５、２６の垂直方向の膜厚が見かけ上で厚くなる。従
って、第２のコンタクト孔１７の深さがビット線１４用
の第１のコンタクト孔１６の深さに近くなり、プレート
電極１２に対するオーバエッチングによってプレート電
極１２が突き抜けることに対する余裕が大きくなる。
クト孔１７を開孔すべき位置における層間絶縁膜２４、
２５、２６の垂直方向の膜厚が見かけ上で厚くなる。従
って、第２のコンタクト孔１７の深さがビット線１４用
の第１のコンタクト孔１６の深さに近くなり、プレート
電極１２に対するオーバエッチングによってプレート電
極１２が突き抜けることに対する余裕が大きくなる。
【００１２】また、第２のコンタクト孔１７を開孔すべ
き位置に記憶ノード電極４７を形成するので、プレート
電極１２に対するオーバエッチングによってプレート電
極１２が突き抜けても、その下層の記憶ノード電極４７
のために、それ以上のオーバエッチングが進行しにく
い。
き位置に記憶ノード電極４７を形成するので、プレート
電極１２に対するオーバエッチングによってプレート電
極１２が突き抜けても、その下層の記憶ノード電極４７
のために、それ以上のオーバエッチングが進行しにく
い。
【００１３】しかも、各々がダミーであるワード線３７
や記憶ノード電極４７や記憶ノード電極４７用の第３の
コンタクト孔４５を形成しても、これらはメモリセルの
形成と同時に形成することができるので、製造工程は増
加しない。
や記憶ノード電極４７や記憶ノード電極４７用の第３の
コンタクト孔４５を形成しても、これらはメモリセルの
形成と同時に形成することができるので、製造工程は増
加しない。
【００１４】本発明による半導体記憶装置では、各々が
ダミーであるワード線３７と記憶ノード電極４７と記憶
ノード電極４７用の第３のコンタクト孔４５との総てに
よって、プレート電極１２に対する引き出し線１３用の
第２のコンタクト孔１７の下 方部に、凹状の段差が予め
設けられている。
ダミーであるワード線３７と記憶ノード電極４７と記憶
ノード電極４７用の第３のコンタクト孔４５との総てに
よって、プレート電極１２に対する引き出し線１３用の
第２のコンタクト孔１７の下 方部に、凹状の段差が予め
設けられている。
【００１５】そして、この段差のために、第２のコンタ
クト孔１７の下方部における層間絶縁膜２４、２５、２
６の垂直方向の膜厚が見かけ上で厚くなっている。従っ
て、第２のコンタクト孔１７の深さがビット線１４用の
第１のコンタクト孔１６の深さに近くなっており、第１
のコンタクト孔１６と第２のコンタクト孔１７とを同時
に開孔しても、プレート電極１２に対するオーバエッチ
ングによってプレート電極１２が突き抜けることに対す
る余裕が大きくなっている。
クト孔１７の下方部における層間絶縁膜２４、２５、２
６の垂直方向の膜厚が見かけ上で厚くなっている。従っ
て、第２のコンタクト孔１７の深さがビット線１４用の
第１のコンタクト孔１６の深さに近くなっており、第１
のコンタクト孔１６と第２のコンタクト孔１７とを同時
に開孔しても、プレート電極１２に対するオーバエッチ
ングによってプレート電極１２が突き抜けることに対す
る余裕が大きくなっている。
【００１６】また、第２のコンタクト孔１７の下方部に
記憶ノード電極４７が設けられているので、プレート電
極１２に対するオーバエッチングによってプレート電極
１２が突き抜けても、その下層の記憶ノード電極４７の
ために、それ以上のオーバエッチングが進行しにくい。
記憶ノード電極４７が設けられているので、プレート電
極１２に対するオーバエッチングによってプレート電極
１２が突き抜けても、その下層の記憶ノード電極４７の
ために、それ以上のオーバエッチングが進行しにくい。
【００１７】しかも、各々がダミーであるワード線３７
や記憶ノード電極４７や記憶ノード電極４７用の第３の
コンタクト孔４５を形成しても、これらはメモリセルの
形成と同時に形成することができるので、製造工程は増
加しない。
や記憶ノード電極４７や記憶ノード電極４７用の第３の
コンタクト孔４５を形成しても、これらはメモリセルの
形成と同時に形成することができるので、製造工程は増
加しない。
【００１８】
【実施例】以下、本発明の第１〜第３実施例を、図１〜
９を参照しながら説明する。なお、図１０、１１に示し
た一従来例と対応する構成部分には、同一の符号を付し
てある。
９を参照しながら説明する。なお、図１０、１１に示し
た一従来例と対応する構成部分には、同一の符号を付し
てある。
【００１９】図１が第１実施例によって製造した埋込み
コンタクト構造のＤＲＡＭを示しており、図２〜７が第
１実施例を示している。この第１実施例では、図２に示
す様に、Ｐ型のＳｉ基板等の半導体基板３３にＬＯＣＯ
Ｓ法によるフィールド酸化膜３４等で素子分離領域を形
成し、フィールド酸化膜３４に囲まれている素子活性領
域の表面にゲート酸化膜３５を形成する。
コンタクト構造のＤＲＡＭを示しており、図２〜７が第
１実施例を示している。この第１実施例では、図２に示
す様に、Ｐ型のＳｉ基板等の半導体基板３３にＬＯＣＯ
Ｓ法によるフィールド酸化膜３４等で素子分離領域を形
成し、フィールド酸化膜３４に囲まれている素子活性領
域の表面にゲート酸化膜３５を形成する。
【００２０】その後、多結晶Ｓｉ膜とＷＳｉ膜等とから
成るポリサイド膜をパターニングして、メモリセル部２
１におけるトランジスタ１５のゲート電極つまりワード
線３６を形成すると同時に、接続部２３のうちで後にコ
ンタクト孔１７を開孔すべき位置の両側にもダミーのワ
ード線３７を形成する。
成るポリサイド膜をパターニングして、メモリセル部２
１におけるトランジスタ１５のゲート電極つまりワード
線３６を形成すると同時に、接続部２３のうちで後にコ
ンタクト孔１７を開孔すべき位置の両側にもダミーのワ
ード線３７を形成する。
【００２１】その後、ワード線３６とフィールド酸化膜
３４とをマスクにして半導体基板３３の素子活性領域に
Ｎ型の不純物を導入して、トランジスタ１５のソース・
ドレインである拡散層４１、４２を形成する。そして、
周辺回路部のトランジスタをＬＤＤ構造にするための側
壁４３をワード線３６、３７の両側に形成して、トラン
ジスタ１５を完成させる。
３４とをマスクにして半導体基板３３の素子活性領域に
Ｎ型の不純物を導入して、トランジスタ１５のソース・
ドレインである拡散層４１、４２を形成する。そして、
周辺回路部のトランジスタをＬＤＤ構造にするための側
壁４３をワード線３６、３７の両側に形成して、トラン
ジスタ１５を完成させる。
【００２２】次に、図３に示す様に、ＣＶＤで堆積させ
たＳｉＯ2 膜等で層間絶縁膜２２を形成する。そして、
図４に示す様に、メモリセル部２１におけるキャパシタ
１１の記憶ノード電極用のコンタクト孔４４を拡散層４
１に達する様に層間絶縁膜２２に開孔すると同時に、接
続部２３のうちで後にコンタクト孔１７を開孔すべき位
置にもダミーのコンタクト孔４５を層間絶縁膜２２に開
孔する。
たＳｉＯ2 膜等で層間絶縁膜２２を形成する。そして、
図４に示す様に、メモリセル部２１におけるキャパシタ
１１の記憶ノード電極用のコンタクト孔４４を拡散層４
１に達する様に層間絶縁膜２２に開孔すると同時に、接
続部２３のうちで後にコンタクト孔１７を開孔すべき位
置にもダミーのコンタクト孔４５を層間絶縁膜２２に開
孔する。
【００２３】なお、層間絶縁膜２２と半導体基板３３と
のエッチング選択比が大きいのに対して、層間絶縁膜２
２とフィールド酸化膜３４とのエッチング選択比が小さ
いので、層間絶縁膜２２に対するオーバエッチングによ
って、コンタクト孔４５はフィールド酸化膜３４の膜厚
の途中にまで達する。
のエッチング選択比が大きいのに対して、層間絶縁膜２
２とフィールド酸化膜３４とのエッチング選択比が小さ
いので、層間絶縁膜２２に対するオーバエッチングによ
って、コンタクト孔４５はフィールド酸化膜３４の膜厚
の途中にまで達する。
【００２４】その後、不純物を導入した多結晶Ｓｉ膜を
パターニングして、メモリセル部２１におけるキャパシ
タ１１の記憶ノード電極４６をコンタクト孔４４上に形
成すると同時に、接続部２３のコンタクト孔４５上にも
ダミーの記憶ノード電極４７を形成する。
パターニングして、メモリセル部２１におけるキャパシ
タ１１の記憶ノード電極４６をコンタクト孔４４上に形
成すると同時に、接続部２３のコンタクト孔４５上にも
ダミーの記憶ノード電極４７を形成する。
【００２５】次に、図５に示す様に、記憶ノード電極４
６、４７をキャパシタ絶縁膜５１で覆う。そして、膜厚
が５０〜２００ｎｍ程度の多結晶Ｓｉ膜をＣＶＤで堆積
させ、この多結晶Ｓｉ膜に不純物を導入した後にパター
ニングして、プレート電極１２を形成する。これによっ
て、メモリセル部２１のキャパシタ１１と接続部２３の
ダミーのキャパシタ５２とを完成させる。
６、４７をキャパシタ絶縁膜５１で覆う。そして、膜厚
が５０〜２００ｎｍ程度の多結晶Ｓｉ膜をＣＶＤで堆積
させ、この多結晶Ｓｉ膜に不純物を導入した後にパター
ニングして、プレート電極１２を形成する。これによっ
て、メモリセル部２１のキャパシタ１１と接続部２３の
ダミーのキャパシタ５２とを完成させる。
【００２６】次に、層間絶縁膜２４とＢＰＳＧ膜等であ
る層間絶縁膜２５とを順次に堆積させ、層間絶縁膜２４
を下地にして層間絶縁膜２５をレジスト（図示せず）と
共にエッチバックして、図６に示す様に、平坦化を行
う。平坦化のためには、エッチバックを行う他に、ＢＰ
ＳＧ等の低融点ガラスをフローさせたり、ＴＥＯＳ及び
Ｏ3 を原料ガスとする常圧ＣＶＤで自己平坦化する層間
絶縁膜を堆積させたりしてもよい。また、平坦化は必ず
しも必要ではない。
る層間絶縁膜２５とを順次に堆積させ、層間絶縁膜２４
を下地にして層間絶縁膜２５をレジスト（図示せず）と
共にエッチバックして、図６に示す様に、平坦化を行
う。平坦化のためには、エッチバックを行う他に、ＢＰ
ＳＧ等の低融点ガラスをフローさせたり、ＴＥＯＳ及び
Ｏ3 を原料ガスとする常圧ＣＶＤで自己平坦化する層間
絶縁膜を堆積させたりしてもよい。また、平坦化は必ず
しも必要ではない。
【００２７】次に、図７に示す様に、膜厚が１００〜３
００ｎｍの層間絶縁膜２６をＣＶＤで堆積させ、この層
間絶縁膜２６上にレジスト２７を塗布し、後に開孔する
コンタクト孔１６、１７に対応する開口３１、３２をレ
ジスト２７にパターニングする。
００ｎｍの層間絶縁膜２６をＣＶＤで堆積させ、この層
間絶縁膜２６上にレジスト２７を塗布し、後に開孔する
コンタクト孔１６、１７に対応する開口３１、３２をレ
ジスト２７にパターニングする。
【００２８】その後、図１に示した様に、レジスト２７
をマスクにして層間絶縁膜２６、２５、２４、２２をＲ
ＩＥでエッチングして、拡散層４２に達するコンタクト
孔１６とプレート電極１２に達するコンタクト孔１７と
を同時に開孔し、レジスト２７を除去した後、ポリサイ
ド膜等で引き出し線１３とビット線１４とを同時にパタ
ーニングする。そして、更に周知の工程を経て、ＤＲＡ
Ｍを完成させる。
をマスクにして層間絶縁膜２６、２５、２４、２２をＲ
ＩＥでエッチングして、拡散層４２に達するコンタクト
孔１６とプレート電極１２に達するコンタクト孔１７と
を同時に開孔し、レジスト２７を除去した後、ポリサイ
ド膜等で引き出し線１３とビット線１４とを同時にパタ
ーニングする。そして、更に周知の工程を経て、ＤＲＡ
Ｍを完成させる。
【００２９】以上の様な第１実施例では、図１からも明
らかな様に、コンタクト孔１６の位置における層間絶縁
膜２２、２４、２５、２６の膜厚と、コンタクト孔１７
の位置における層間絶縁膜２４、２５、２６の膜厚との
差が小さい。このため、コンタクト孔１６、１７の開孔
に際して、コンタクト孔１７の位置におけるオーバエッ
チングによってプレート電極１２が突き抜けることに対
する余裕が大きい。
らかな様に、コンタクト孔１６の位置における層間絶縁
膜２２、２４、２５、２６の膜厚と、コンタクト孔１７
の位置における層間絶縁膜２４、２５、２６の膜厚との
差が小さい。このため、コンタクト孔１６、１７の開孔
に際して、コンタクト孔１７の位置におけるオーバエッ
チングによってプレート電極１２が突き抜けることに対
する余裕が大きい。
【００３０】なお、この第１実施例ではダミーのワード
線３７はメモリセル部２１におけるワード線３６と平行
な直線状にパターニングしたが、コンタクト孔１７が形
成される位置を周状に取り囲む様にパターニングしても
よい。
線３７はメモリセル部２１におけるワード線３６と平行
な直線状にパターニングしたが、コンタクト孔１７が形
成される位置を周状に取り囲む様にパターニングしても
よい。
【００３１】図８は、自己整合コンタクト構造のＤＲＡ
Ｍの製造に適用した第２実施例を示しており、第１実施
例の図７の工程に対応している。また図９は、記憶ノー
ド電極４６、４７用のコンタクト孔４４、４５を側壁５
３でリソグラフィの限界よりも縮小した構造のＤＲＡＭ
の製造に適用した第３実施例を示しており、やはり第１
実施例の図７の工程に対応している。これらの第２及び
第３実施例でも、第１実施例と同様の作用効果を奏する
ことができる。
Ｍの製造に適用した第２実施例を示しており、第１実施
例の図７の工程に対応している。また図９は、記憶ノー
ド電極４６、４７用のコンタクト孔４４、４５を側壁５
３でリソグラフィの限界よりも縮小した構造のＤＲＡＭ
の製造に適用した第３実施例を示しており、やはり第１
実施例の図７の工程に対応している。これらの第２及び
第３実施例でも、第１実施例と同様の作用効果を奏する
ことができる。
【００３２】
【発明の効果】本発明による半導体記憶装置の製造方法
では、キャパシタのプレート電極に対する引き出し線用
のコンタクト孔を開孔するに際して、製造工程を増加さ
せることなく、プレート電極に対するオーバエッチング
によってプレート電極が突き抜けることに対する余裕を
大きくし、またプレート電極が突き抜けてもそれ以上の
オーバエッチングを進行しにくくすることができるの
で、製造工程が簡易であるにも拘らず高い歩留りで半導
体記憶装置を製造することができる。
では、キャパシタのプレート電極に対する引き出し線用
のコンタクト孔を開孔するに際して、製造工程を増加さ
せることなく、プレート電極に対するオーバエッチング
によってプレート電極が突き抜けることに対する余裕を
大きくし、またプレート電極が突き抜けてもそれ以上の
オーバエッチングを進行しにくくすることができるの
で、製造工程が簡易であるにも拘らず高い歩留りで半導
体記憶装置を製造することができる。
【００３３】本発明による半導体記憶装置では、トラン
ジスタに対するビット線用のコンタクト孔とキャパシタ
のプレート電極に対する引き出し線用のコンタクト孔と
を同時に開孔しても、製造工程を増加させることなく、
プレート電極に対するオーバエッチングによってプレー
ト電極が突き抜けることに対する余裕を大きくし、また
プレート電極が突き抜けてもそれ以上のオーバエッチン
グを進行しにくくすることができるので、製造工程が簡
易であるにも拘らず歩留りが高い。
ジスタに対するビット線用のコンタクト孔とキャパシタ
のプレート電極に対する引き出し線用のコンタクト孔と
を同時に開孔しても、製造工程を増加させることなく、
プレート電極に対するオーバエッチングによってプレー
ト電極が突き抜けることに対する余裕を大きくし、また
プレート電極が突き抜けてもそれ以上のオーバエッチン
グを進行しにくくすることができるので、製造工程が簡
易であるにも拘らず歩留りが高い。
【図１】本発明の第１実施例によって製造したＤＲＡＭ
の側断面図である。
の側断面図である。
【図２】第１実施例の最初の工程にあるＤＲＡＭの側断
面図である。
面図である。
【図３】図２の工程に続く工程にあるＤＲＡＭの側断面
図である。
図である。
【図４】図３の工程に続く工程にあるＤＲＡＭの側断面
図である。
図である。
【図５】図４の工程に続く工程にあるＤＲＡＭの側断面
図である。
図である。
【図６】図５の工程に続く工程にあるＤＲＡＭの側断面
図である。
図である。
【図７】図６の工程に続く工程にあるＤＲＡＭの側断面
図である。
図である。
【図８】本発明の第２実施例による製造工程にあるＤＲ
ＡＭの側断面図である。
ＡＭの側断面図である。
【図９】本発明の第３実施例による製造工程にあるＤＲ
ＡＭの側断面図である。
ＡＭの側断面図である。
【図１０】本発明の一従来例によって製造したＤＲＡＭ
の側断面図である。
の側断面図である。
【図１１】一従来例による製造工程にあるＤＲＡＭの側
断面図である。
断面図である。
１１ キャパシタ １２ プレート電極 １３ 引き出し線 １４ ビット線 １５ トランジスタ １６ コンタクト孔 １７ コンタクト孔 ３６ ワード線 ３７ ワード線 ４４ コンタクト孔 ４５ コンタクト孔 ４６ 記憶ノード電極 ４７ 記憶ノード電極 ５２ キャパシタ
Claims (2)
- 【請求項１】 トランジスタとキャパシタとでメモリセ
ルを構成し、前記トランジスタに対するビット線用の第
１のコンタクト孔と前記キャパシタのプレート電極に対
する引き出し線用の第２のコンタクト孔とを同時に開孔
する半導体記憶装置の製造方法において、前記第２のコンタクト孔を開孔すべき位置の両側または
周囲に ワード線であって前記メモリセルを構成しないも
のを形成する工程と、 前記トランジスタに対する 前記キャパシタの記憶ノード
電極用の第３のコンタクト孔であって前記メモリセルを
構成しないものを前記位置に形成する工程と、 前記記憶ノード電極 であって前記メモリセルを構成しな
いものを前記位置に形成する工程とを有することを特徴
とする半導体記憶装置の製造方法。 - 【請求項２】 トランジスタとキャパシタとでメモリセ
ルが構成されており、前記トランジスタに対するビット
線用の第１のコンタクト孔と前記キャパシタのプレート
電極に対する引き出し線用の第２のコンタクト孔とが設
けられている半導体記憶装置において、 前記第２のコンタクト孔の下方部の両側または周囲に設
けられているワード線であって前記メモリセルを構成し
ていないものと、 前記下方部に設けられており前記トランジスタに対する
前記キャパシタの記憶ノード電極用の第３のコンタクト
孔であって前記メモリセルを構成していないものと、 前記下方部に設けられている前記記憶ノード電極であっ
て前記メモリセルを構成していないものとを有すること
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15598192A JP3230222B2 (ja) | 1992-05-22 | 1992-05-22 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15598192A JP3230222B2 (ja) | 1992-05-22 | 1992-05-22 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326875A JPH05326875A (ja) | 1993-12-10 |
| JP3230222B2 true JP3230222B2 (ja) | 2001-11-19 |
Family
ID=15617750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15598192A Expired - Fee Related JP3230222B2 (ja) | 1992-05-22 | 1992-05-22 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3230222B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102619148B1 (ko) * | 2021-12-16 | 2023-12-27 | 동의대학교 산학협력단 | 각도변경이 용이한 치간공극 측정장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4738375B2 (ja) * | 1998-10-14 | 2011-08-03 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US6157067A (en) * | 1999-01-04 | 2000-12-05 | International Business Machines Corporation | Metal oxide semiconductor capacitor utilizing dummy lithographic patterns |
-
1992
- 1992-05-22 JP JP15598192A patent/JP3230222B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102619148B1 (ko) * | 2021-12-16 | 2023-12-27 | 동의대학교 산학협력단 | 각도변경이 용이한 치간공극 측정장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05326875A (ja) | 1993-12-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |